PCIe總線基本概念,高速串行總線取代傳統(tǒng)并行總線是一個(gè)大的趨勢(shì)

PCIe總線 - - -

PCIe總線的提出可以算是代表著傳統(tǒng)并行總線向高速串行總線發(fā)展的時(shí)代的到來(lái)。實(shí)際上，不僅是PCI總線到PCIe總線，高速串行總線取代傳統(tǒng)并行總線是一個(gè)大的趨勢(shì)。如ATA到SATA，SCSI到USB等……

不過(guò)，為了兼容之前的PCI總線設(shè)備，雖然PCIe是一種串行總線，無(wú)法再物理層上兼容PCI總線，但是在軟件層上面卻是兼容PCI總線的。

和很多的串行總線一樣，PCIe采用了全雙工的傳輸設(shè)計(jì)，即允許在同一時(shí)刻，同時(shí)進(jìn)行發(fā)送和接收數(shù)據(jù)。如下圖所示，設(shè)備A和設(shè)備B之間通過(guò)雙向的Link相連接，每個(gè)Link支持1到32個(gè)通道（Lane）。由于是串行總線，因此所有的數(shù)據(jù)（包括配置信息等）都是以數(shù)據(jù)包為單位進(jìn)行發(fā)送的。

與絕大部分的高速連接一樣，PCIe采用了差分對(duì)進(jìn)行收發(fā)，以提高總線的性能。一個(gè)PCIe Lane的例子如下圖所示：

除了差分總線，PCIe還引入了嵌入式時(shí)鐘的技術(shù)（Embedded Clock），即發(fā)送端不再向接收端發(fā)送時(shí)鐘，但是接收端可以通過(guò)8b/10b的編碼從數(shù)據(jù)Lane中恢復(fù)出時(shí)鐘。一個(gè)簡(jiǎn)單的時(shí)鐘恢復(fù)電路模型如下圖所示：

注：PCie Gen3以及之后的版本采用了128b/130b的編碼方式。

PCIe相對(duì)于PCI總線的另一個(gè)大的優(yōu)勢(shì)是其的Scalable Performance，即可以根據(jù)應(yīng)用的需要來(lái)調(diào)整PCIe設(shè)備的帶寬。如需要很高的帶寬，則采用多個(gè)Lane（比如顯卡）；如果并不需要特別高的帶寬，則只需要一個(gè)Lane就可以了（比如說(shuō)網(wǎng)卡等）。

和PCI-X總線一樣，由于非常高的傳輸速度，PCIe是一種點(diǎn)對(duì)點(diǎn)連接的總線，而不像PCI那樣的共享總線。但是PCIe總線系統(tǒng)可以通過(guò)Switch連接多個(gè)PCIe設(shè)備，也可以通過(guò)PCIe橋連接傳統(tǒng)的PCI和PCI-X設(shè)備。一個(gè)簡(jiǎn)單的PCIe總線系統(tǒng)的拓?fù)浣Y(jié)構(gòu)圖如下所示：

注：這里的Switch實(shí)際上包含了多個(gè)類似于PCI總線中橋的概念。

圖中的Root Complex經(jīng)常被稱為RC或者Root。在PCIe的Spec中，并沒(méi)有特別詳細(xì)的關(guān)于Root Complex的定義，從實(shí)際的角度來(lái)講，可以把Root Complex理解為CPU與PCIe總線系統(tǒng)通信的媒介。Endpoint處于PCIe總線系統(tǒng)拓?fù)浣Y(jié)構(gòu)中的最末端，一般作為總線操作的發(fā)起者（initiator，類似于PCI總線中的主機(jī)）或者終結(jié)者（Completers，類似于PCI總線中的從機(jī)）。顯然，Endpoint只能接受來(lái)自上級(jí)拓?fù)涞臄?shù)據(jù)包或者想上級(jí)拓?fù)浒l(fā)送數(shù)據(jù)包。

所謂Lagacy PCIe Endpoint是指那些原本準(zhǔn)備設(shè)計(jì)為PCI-X總線接口的設(shè)備，但是卻被改為PCIe接口的設(shè)備。而Native PCIe Endpoint則是標(biāo)準(zhǔn)的PCIe設(shè)備。其中，Lagacy PCIe Endpoint可以使用一些在Native PCIe Endpoint禁止使用的操作，如IO Space和Locked Request等。Native PCIe Endpoint則全部通過(guò)Memory Map來(lái)進(jìn)行操作，因此，Native PCIe Endpoint也被稱為Memory Mapped Devices（MMIO Devices）。