分享FPGA設(shè)計(jì)中信號(hào)完整性需要注意的幾個(gè)方面

目前市場(chǎng)上有幾百種關(guān)于信號(hào)完整性和降噪的書(shū)。如果你是個(gè)新手或者需要一個(gè)進(jìn)修課程，你可以考慮閱讀Douglas Brooks編寫的“信號(hào)完整性問(wèn)題和PCB設(shè)計(jì)”。如果需要進(jìn)行更深入的探討，可以閱讀Howard Johnson編寫的“高速數(shù)字設(shè)計(jì)”。

FPGA可能會(huì)由于太多的高速SSO而對(duì)系統(tǒng)中的信號(hào)(或其它FPGA信號(hào))帶來(lái)嚴(yán)重破壞，因?yàn)檫@會(huì)導(dǎo)致稱為同時(shí)切換噪聲(SSN)的噪聲。SSN也叫做地反彈或VCC反彈，對(duì)于單端標(biāo)準(zhǔn)，SSN是在輸出由低到高時(shí)提供瞬態(tài)電流和由高到低時(shí)吸收瞬態(tài)電流的過(guò)程中，由多個(gè)輸出驅(qū)動(dòng)器同時(shí)切換和導(dǎo)致器件電壓與系統(tǒng)電壓之間的變化而引起的。

在高到低的轉(zhuǎn)換引起地反彈時(shí)，由低到高轉(zhuǎn)換也會(huì)導(dǎo)致VCC下降。由于電容通常安放在VCC和接地層之間，因此SSN典型地存在于這兩個(gè)地方。由低到高轉(zhuǎn)變時(shí)地反彈也有可能出現(xiàn)。 于是，SSO變成了干擾信號(hào)，它會(huì)產(chǎn)生可能耦合到鄰近信號(hào)的噪聲。對(duì)于某個(gè)區(qū)域而言太多SSO可能會(huì)導(dǎo)致電源的擾動(dòng)。由于以下2個(gè)原因，SSO已經(jīng)變成一個(gè)必須認(rèn)真對(duì)待的問(wèn)題：1. 切換時(shí)間大幅下降；2. 過(guò)孔尺寸和走線寬度的減小加上更大的板厚度已經(jīng)推高了板極電感，這將大幅增加出現(xiàn)地反彈的可能性。更大的負(fù)載電容也可能導(dǎo)致SSN，雖然程度上會(huì)輕一點(diǎn)。當(dāng)有效VCC低于期望值，從而導(dǎo)致I/O緩存的轉(zhuǎn)換速度低于期望速度時(shí)，SSN也可能導(dǎo)致時(shí)序問(wèn)題變得突出起來(lái)。

有幾個(gè)方法可以減小SSN。有些器件只需通過(guò)限制I/O標(biāo)準(zhǔn)的選擇就可簡(jiǎn)化這個(gè)問(wèn)題，但不是所有器件都能這么做。一些供應(yīng)商建議將高速總線輸出分布到整個(gè)裸片上，如果SSN是你唯一關(guān)注的問(wèn)題，那么這絕對(duì)是一個(gè)很好的建議。不過(guò)，如果按照這個(gè)建議去做，有2個(gè)基本問(wèn)題將會(huì)冒出來(lái)。

首先，這可能會(huì)帶來(lái)下游布通性問(wèn)題，因?yàn)閷⑿盘?hào)散布到整個(gè)裸片上經(jīng)常會(huì)引起更多的走線交叉。而這就導(dǎo)致需要更多的信號(hào)布線層。其次，大多數(shù)設(shè)計(jì)在散布信號(hào)前也要求進(jìn)行仔細(xì)研究，因?yàn)楫?dāng)一個(gè)總線散布到特定的塊或區(qū)外時(shí)會(huì)引起塊/區(qū)間的兼容性問(wèn)題。因此，如果你能在考慮布通性的同時(shí)，小心地將一個(gè)較小的總線分布到一個(gè)或兩個(gè)塊/區(qū)域內(nèi)，那么系統(tǒng)將會(huì)工作得很好。

如果你被一個(gè)具有相鄰高速切換輸出的設(shè)計(jì)所困擾，有好幾種技術(shù)能幫助你解決潛在的SSN問(wèn)題。首先對(duì)你的設(shè)計(jì)進(jìn)行合適的布局和去耦合。對(duì)于去耦合，使用距離盡可能近的電源和地平面對(duì)，中間用一個(gè)SMT電容隔開(kāi)。使用SMT電容進(jìn)行去耦合也有助于減小電感，而電感是產(chǎn)生系統(tǒng)噪聲的一個(gè)主要因素。

如果你仍然覺(jué)得需要使用去耦電容(為了減小SSN)，應(yīng)該使得這些電容的位置盡可能靠近高速輸出引腳。Altera的一項(xiàng)研究發(fā)現(xiàn)，如果這些電容到引腳的距離大于1英寸，在使用適當(dāng)?shù)腟MT電容去退耦時(shí)，這些電容變得效率極低。其他減小SSN或者其可能產(chǎn)生影響的建議包括：避免將敏感信號(hào)(復(fù)位、時(shí)鐘和使能等)位于SSO附近；可能時(shí)，使用較小偏移的輸出和使用最低電感的過(guò)孔；通過(guò)在合適位置插入延時(shí)使得輸出信號(hào)交替出現(xiàn)。即使已經(jīng)完成了PCB的生產(chǎn)，這個(gè)建議仍然可以應(yīng)用。

參考將被連接到FPGA上的器件的相關(guān)資料。對(duì)于每個(gè)器件，確定最大輸入低電壓門限(單位毫伏)。這是FPGA驅(qū)動(dòng)該器件需要的最大電壓，所以該設(shè)備仍然可以檢測(cè)到一個(gè)有效邏輯低狀態(tài)(最大VIL值)。同樣，還要確定器件可以容忍且能繼續(xù)工作的最大輸入負(fù)脈沖信號(hào)(單位毫伏)。

在某些情況下，最大容許的地反彈可能不是或者不僅是以上給出的值。而是要通過(guò)獲得最大輸入低電壓門限的最小值、最大輸入負(fù)脈沖信號(hào)、或者所有器件的最大地反彈來(lái)確定最大的系統(tǒng)地反彈。

然后，根據(jù)具有相似負(fù)載特點(diǎn)的網(wǎng)絡(luò)連接的數(shù)目和種類對(duì)類似的FPGA總線進(jìn)行分組。接著研究每個(gè)部分、區(qū)域或者塊的電源和接地引腳數(shù)目，還有對(duì)于所使用的每個(gè)I/O標(biāo)準(zhǔn)，每個(gè)電源和接地管腳對(duì)所允許的SSO數(shù)目。這些數(shù)目可以用于計(jì)算每個(gè)組的總電容負(fù)載和每個(gè)輸出驅(qū)動(dòng)的電容，以確定可以容忍的SSO最大值。

你也應(yīng)該咨詢供應(yīng)商以確定基于每個(gè)塊和每一對(duì)塊你是否超過(guò)了推薦的SSO數(shù)目，前提是供應(yīng)商已經(jīng)研究了這些問(wèn)題。同時(shí)，因?yàn)橛卸鄠€(gè)因素會(huì)導(dǎo)致SSN，所以最好建立一個(gè)具有內(nèi)置抗噪聲性能的魯棒系統(tǒng)。否則，就使用針對(duì)每個(gè)引腳限制I/O標(biāo)準(zhǔn)的器件，這樣就可以減少可能的SSN問(wèn)題。
差分信
在FPGA設(shè)計(jì)中，你可能會(huì)發(fā)現(xiàn)對(duì)差分信號(hào)的處理存在最多的爭(zhēng)議。類似于SSN，最好從供應(yīng)商、書(shū)籍和用戶群獲得盡可能多的信息。同時(shí)，在確定某個(gè)方案前咨詢你的布局部門以了解他們推薦的建議和信息。

主要爭(zhēng)論開(kāi)始于差分信號(hào)對(duì)是否應(yīng)該采用寬邊耦合還是邊緣耦合，以及每對(duì)之間到底應(yīng)該存在多少耦合。答案通常是“根據(jù)具體情況確定”，所以需要進(jìn)行具體研究。

如果你不能確定對(duì)于一個(gè)單端信號(hào)為什么需要選擇差分I/O標(biāo)準(zhǔn)，答案很簡(jiǎn)單。使用差分信號(hào)，你幾乎可以完全控制信號(hào)的回路。因?yàn)檫@是信號(hào)對(duì)的一部分，而且理論上在任何一個(gè)接地(或者電源)平面上不應(yīng)該出現(xiàn)來(lái)自信號(hào)對(duì)的電流。

這里假設(shè)走線對(duì)具有相等長(zhǎng)度，布設(shè)在相鄰區(qū)域且間距不變，走線阻抗恒定且匹配。此外，利用單端信號(hào)，你很難控制信號(hào)回程，而且測(cè)試一個(gè)信號(hào)的返回也可能徒勞無(wú)益。

差分信號(hào)的主要缺點(diǎn)是他們需要兩根走線彼此臨近。當(dāng)在一個(gè)PCB上分配幾百個(gè)差分信號(hào)時(shí)這可能是個(gè)難點(diǎn)。