關(guān)于一種用于高精度DAC的實(shí)用型CMOS帶隙基準(zhǔn)源

0 引言

隨著電子信息產(chǎn)業(yè)、數(shù)字技術(shù)的蓬勃發(fā)展和IC制造工藝方面的快速發(fā)展，在信息數(shù)字化的大背景下，DAC有著良好的市場(chǎng)環(huán)境，比如在手機(jī)制造、無(wú)線網(wǎng)絡(luò)等領(lǐng)域。因此，在更新速率和穩(wěn)定性以及功耗方面有著良好性能的DAC將會(huì)有更好的市場(chǎng)前景。由于工藝技術(shù)到今天已經(jīng)進(jìn)入納米級(jí)階段，所以DAC的研制在工作速度和功耗性能上都有大幅度的提高[1]。而想要獲得一個(gè)高性能的DAC，除了工藝制造技術(shù)以外，關(guān)鍵還在于帶隙基準(zhǔn)源的穩(wěn)定性等方面。由于帶隙基準(zhǔn)源的低溫度系數(shù)的特性，被廣泛應(yīng)用于模擬和混和信號(hào)電路系統(tǒng)中，所以基準(zhǔn)電壓源產(chǎn)生的參考電壓聯(lián)系著模擬信號(hào)和數(shù)字信號(hào)。如果基準(zhǔn)電壓產(chǎn)生了+1%誤差，則DAC模擬輸出增加1%，原因?yàn)镈AC產(chǎn)生的模擬輸出與基準(zhǔn)電壓和輸入數(shù)字量的乘積成正比[2]。所以，基準(zhǔn)源的精度指標(biāo)必須好于DAC設(shè)計(jì)精度指標(biāo)。為此設(shè)計(jì)一種功耗低、溫度系數(shù)低和電源抑制比較高的電壓基準(zhǔn)源是有必要的。而為提高基準(zhǔn)源的性能，減小誤差技術(shù)成為關(guān)鍵[3]。在降低功耗上，提出利用所有MOS管都工作在亞閾值狀態(tài)，從而實(shí)現(xiàn)低功耗[4]。還提出利用MOS管在不同工作區(qū)域的不同導(dǎo)電特性，設(shè)計(jì)了一種全MOS結(jié)構(gòu)的電壓基準(zhǔn)源[5]，雖然在低功耗方面基準(zhǔn)源的性能有了很大的提升，但是在電源抑制特性方面都有待做出調(diào)整和改進(jìn)。在提高電源電壓抑制比方面，提出利用帶隙電壓基本原理，結(jié)合自偏置電流鏡以及適當(dāng)?shù)膯?dòng)電路，獲得一個(gè)高電源抑制比的電壓基準(zhǔn)電路[6]。還提出綜合考慮設(shè)計(jì)電路，消除傳統(tǒng)帶隙基準(zhǔn)電壓源中運(yùn)放的失調(diào)電壓及電壓抑制比對(duì)基準(zhǔn)源指標(biāo)的限制[7]，其仿真結(jié)果顯示在電路性能上依然有著提升的空間。

在綜合上述提高帶隙基準(zhǔn)電壓源性能的方法、優(yōu)缺點(diǎn)和DAC的實(shí)際應(yīng)用需求后，本文采用40 nm CMOS工藝，在傳統(tǒng)的設(shè)計(jì)原理基礎(chǔ)上，為了得到更加穩(wěn)定的PTAT電流，利用了負(fù)反饋原理和基本電流鏡等工作機(jī)理，同時(shí)采用了呈等比例的電阻值設(shè)計(jì)，來(lái)提高電路的穩(wěn)定性。版圖設(shè)計(jì)中，為了減小MOS管的失配性和版圖面積，用電阻代替了電流鏡結(jié)構(gòu)的自偏置，使得電路結(jié)構(gòu)更簡(jiǎn)單，實(shí)用性更強(qiáng)。

1 帶隙基準(zhǔn)源的基本設(shè)計(jì)原理

傳統(tǒng)的帶隙基準(zhǔn)源的基本設(shè)計(jì)原理是利用運(yùn)算放大器正負(fù)兩輸入端靜態(tài)工作點(diǎn)相同的特性，還同時(shí)利用雙極性晶體管VBE具有負(fù)溫度系數(shù)和處在不同的集電極電流下工作的兩個(gè)雙極性晶體管的ΔVBE具有正溫度系數(shù)的特性，通過(guò)調(diào)節(jié)電阻值的大小來(lái)完成一個(gè)帶隙基準(zhǔn)電壓源的設(shè)計(jì)[8]?；?0 nm CMOS工藝，設(shè)計(jì)了一種高穩(wěn)定性的帶隙基準(zhǔn)電壓源電路。圖1為帶隙基準(zhǔn)電壓源的實(shí)際電路。

1.1 基準(zhǔn)核心電路圖分析

如圖1所示，可以看出此設(shè)計(jì)的整體架構(gòu)，在有電源電壓和有效的使能信號(hào)提供時(shí)，且在整個(gè)帶隙基準(zhǔn)電壓源正常工作的情況下，利用文獻(xiàn)[9]中的公式進(jìn)行電路分析。其中電阻R1上的壓降為：

由于BJT晶體管的VBE(Q1)具有負(fù)的溫度系數(shù)，在當(dāng)VBE(Q1)約為750 mV，T為300 K時(shí)大約負(fù)溫度系數(shù)為-1.5 mV/K；而ΔVBE具有正的溫度系數(shù)，在室溫時(shí)大約為+0.087 mV/℃，所以通過(guò)適當(dāng)?shù)剡x取R1和R2的電阻值，可以使兩項(xiàng)之和達(dá)到零溫度系數(shù)，從而得到溫度特性較好的基準(zhǔn)電壓：

1.2 啟動(dòng)電路分析

如圖1所示，輸入電源電壓VDD為2.5 V時(shí)，當(dāng)EN為低電平時(shí)，nEN為高電平，則ENA為低電平。MOS管P9關(guān)斷即運(yùn)放電路無(wú)偏置電流提供，并且由于MOS管N3、N4開(kāi)啟，導(dǎo)致N5、N6被地線短路即整個(gè)運(yùn)放電路處于不工作狀態(tài)。由于P3開(kāi)啟，fb(feedback)信號(hào)被上拉到VDD，即為高電平，P11為開(kāi)啟狀態(tài)，P10由于nEN為高電平則為關(guān)斷，N2為開(kāi)啟狀態(tài)，VDD和VSS未短路。由于N1的柵極輸入為nEN則開(kāi)啟將Vref下拉到VSS，所以輸出電壓為低電平，運(yùn)放和V+、V-提供電路均不工作，所以偏置電流源和基準(zhǔn)核心關(guān)斷。當(dāng)EN為高電平時(shí)，nEN為低電平，則ENA為高電平。MOS管P9開(kāi)啟，允許電流流進(jìn)放大器。當(dāng)電流穩(wěn)定后，通過(guò)電阻R3啟動(dòng)運(yùn)放電路。同時(shí)N3、N4、P3關(guān)斷，則基準(zhǔn)核心電路可以正常工作。MOS管N1為關(guān)斷狀態(tài)，允許正常Vref輸出。若en_vbg、envbg_z使得傳輸門模塊處于關(guān)閉狀態(tài)，則即使Vref有正常輸出值，最終的輸出信號(hào)vbg亦為低電平電壓值。啟動(dòng)電路增加了電路自身的穩(wěn)定性和容錯(cuò)性；對(duì)于DAC的功耗降低，亦有一定的幫助作用。

1.3 OPAMP實(shí)際電路圖分析

如圖1中所示的OPAMP實(shí)際電路，其在正常工作時(shí)，處于深度負(fù)反饋狀態(tài)，也就是將其正負(fù)兩端輸入電壓鉗制在相同的電位上，在帶隙基準(zhǔn)電壓源中就是充分利用運(yùn)算放大器的這一特性來(lái)實(shí)現(xiàn)與溫度無(wú)關(guān)的帶隙電壓輸出[9]。此為一種典型的兩級(jí)運(yùn)放的電路結(jié)構(gòu)，P5、P6和N5、N6以及P9、R3組成第一級(jí)，N7、N8和P7、P8MOS管組成第二級(jí)。其中P9、N3和N4為開(kāi)關(guān)管，控制此兩級(jí)運(yùn)放的工作狀態(tài)，當(dāng)P9開(kāi)啟時(shí)，偏置電流通過(guò)電阻R3產(chǎn)生。N3、N5處于關(guān)斷狀態(tài)運(yùn)放可正常工作。當(dāng)輸入端口VDD為2.5 V時(shí)，經(jīng)測(cè)試差分運(yùn)放的增益為67.8 dB，滿足設(shè)計(jì)要求。

2 仿真結(jié)果和版圖

2.1 版圖和后仿真結(jié)果分析

實(shí)際電路和版圖及其前后仿真均基于40 nm的CMOS工藝，利用cadence對(duì)電路進(jìn)行仿真。首先針對(duì)不同的測(cè)試參數(shù)搭建不同的測(cè)試電路，再利用Spectre軟件進(jìn)行仿真[10]，將傳輸門的兩個(gè)時(shí)鐘控制信號(hào)en_vbg、envbg_z分別設(shè)為低電平和高電平使得傳輸門為開(kāi)啟狀態(tài)，將使能信號(hào)EN設(shè)為低電平，即可讓運(yùn)放和PTAT模塊能夠正常工作。電源電壓VDD輸入為2.5 V，VSS輸入為0 V，經(jīng)測(cè)試在各個(gè)模塊都正常工作的情況下，電流為156.74 μA，輸出電壓為1.184 V；啟動(dòng)時(shí)間為0.5 μs。

從圖2中可以看出電源電壓為2.5 μV，溫度在-15 ℃～75 ℃范圍內(nèi)線性變化輸出電壓隨溫度的變化曲線。由仿真結(jié)果得到的數(shù)據(jù)經(jīng)計(jì)算得后仿真溫度漂移系數(shù)為8.7×10-5/℃。

從圖3中可以看出在溫度為室溫下，在低頻時(shí)PSRR為-85 dB，結(jié)果顯示帶隙基準(zhǔn)電壓源有良好的電壓抑制特性。

根據(jù)40 nm工藝的設(shè)計(jì)規(guī)則，繪制了如圖4所示的版圖，對(duì)于溝道較寬的MOS管采用了叉指結(jié)構(gòu)繪制，以期減小由于工藝限制對(duì)電路性能的影響；對(duì)于差分運(yùn)放的版圖繪制，為了減小其輸入失調(diào)電壓，整體呈對(duì)稱結(jié)構(gòu)；為了得到更好的匹配，對(duì)9個(gè)雙極性晶體管的布局做了調(diào)整，并且在一些器件的四周加了虛擬MOS管。

2.2 與其他文獻(xiàn)參數(shù)對(duì)比及分析

從表1可以看出本文與各參考文獻(xiàn)對(duì)比的優(yōu)缺點(diǎn)，本文在溫度穩(wěn)定性方面的缺點(diǎn)尤為明顯，還存在著諸多問(wèn)題，確實(shí)有待改進(jìn)電路中的正溫度系數(shù)和負(fù)溫度系數(shù)的權(quán)值，在電源抑制特性上具有一定的參考價(jià)值的。

3 結(jié)論

本文根據(jù)基準(zhǔn)源的精度必須好于DAC設(shè)計(jì)精度指標(biāo)。利用負(fù)反饋和基本電流鏡等原理，合理設(shè)計(jì)電路的情況下得到了穩(wěn)定的PTAT電流，并根據(jù)帶隙基準(zhǔn)電壓源的設(shè)計(jì)原理得到一個(gè)高精度和快速啟動(dòng)的CMOS帶隙基準(zhǔn)電壓。同時(shí)，在版圖面積和電路性能方面，在滿足DAC指標(biāo)要求的情況下，以盡力減小MOS管的使用個(gè)數(shù)，以減少版圖中寄生參數(shù)的產(chǎn)生，如省去了用于產(chǎn)生自偏置電流的MOS管。最終，得到了一款參考輸出電壓為1.184 V，啟動(dòng)時(shí)間為0.5 μs，電源電壓抑制比為-85 dB，版圖面積為7531.9 μm2，并且能夠集成于高速DAC芯片內(nèi)部的帶隙基準(zhǔn)電壓源。此帶隙基準(zhǔn)源被一種高速、高分辨率的DA轉(zhuǎn)換器應(yīng)用。