0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

時(shí)序分析之useful skew的作用分析

數(shù)字后端IC芯片設(shè)計(jì) ? 來(lái)源:未知 ? 作者:工程師飛燕 ? 2018-07-23 17:15 ? 次閱讀

今天要介紹的時(shí)序分析基本概念是skew,我們稱為偏差。由于時(shí)鐘到每個(gè)寄存器的路徑延遲不一樣,造成信號(hào)到達(dá)clock pin的時(shí)間也不一樣,我們把時(shí)鐘信號(hào)到達(dá)不同寄存器的時(shí)間偏差稱為skew。一直以來(lái),Skew都是衡量時(shí)鐘樹性能的重要參數(shù),傳統(tǒng)CTS的目的就是為了減小skew。

Skew的類型分為很多種,根據(jù)clock和data path的方向,skew可以分為positive skewnegative skew。如下圖所示:

對(duì)于positive skew,clock和data path在相同方向上。反之對(duì)negative skew來(lái)說(shuō),clock和data path在相反方向上。那它們對(duì)我們的design有什么影響呢?我們來(lái)看一下setup和hold的計(jì)算公式:

我們可以得到以下結(jié)果,

對(duì)于positive skew來(lái)說(shuō),它可以減少T的時(shí)間,相當(dāng)于提升芯片的performace。但是它的hold時(shí)間會(huì)變得更加難以滿足

對(duì)于negative skew來(lái)說(shuō),它的hold時(shí)間更加容易滿足,取而代之的是,它會(huì)降低芯片的性能。

還有另外一種skew的分類方法,是我們更為常見的,根據(jù)時(shí)鐘域以及路徑關(guān)系,skew可以分為global skew,local skewinterclock skew。

Global skew是指,同一時(shí)鐘域,任意兩個(gè)路徑的最大skew 。如下圖所示,注意是任意兩條路徑,不管是不是timing path,都會(huì)算作gloabl skew計(jì)算的對(duì)象。CTS時(shí),工具更關(guān)注的是global skew, 會(huì)盡可能地將global skew做小。

Local skew是指,同一時(shí)鐘域,任意兩個(gè)有邏輯關(guān)聯(lián)關(guān)系的路徑最大skew 。這邊需要注明,必須是存在邏輯關(guān)系的path才會(huì)計(jì)算local skew,也就是說(shuō)必須要是timing path。如下圖所示,我們?cè)诜治鰐iming的時(shí)候,更多地是關(guān)注local skew。

interClock skew是指,不同時(shí)鐘域之間路徑的最大skew,如下圖所示:

另外還有一種比較特使的skew,就是現(xiàn)如今用得較多的useful skew,我們稱為有用偏差。一般來(lái)說(shuō),skew會(huì)惡化timing結(jié)果,但如果合理使用,那skew也可以起到修復(fù)timing的作用,從而提高設(shè)計(jì)的頻率。

如下圖:時(shí)鐘周期為4ns,各時(shí)鐘路徑延遲如下:可以看到有一條路徑的slack為-1ns,說(shuō)明這條路徑違規(guī)??梢钥吹脚c這條路徑相關(guān)的skew是t3-t2= -1ns。

下面我們利用useful skew向前面一個(gè)slack比較充裕的路徑(slack=2ns)借用1ns的時(shí)間,這樣兩條path都meet了時(shí)序要求。如下圖:

這就是useful skew的作用,可以向前,或者向后借time來(lái)修正violation。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 寄存器
    +關(guān)注

    關(guān)注

    31

    文章

    5294

    瀏覽量

    119814
  • 時(shí)序分析
    +關(guān)注

    關(guān)注

    2

    文章

    127

    瀏覽量

    22542
  • 時(shí)鐘信號(hào)
    +關(guān)注

    關(guān)注

    4

    文章

    442

    瀏覽量

    28490

原文標(biāo)題:時(shí)序分析基本概念介紹

文章出處:【微信號(hào):IC_Physical_Design,微信公眾號(hào):數(shù)字后端IC芯片設(shè)計(jì)】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏

    評(píng)論

    相關(guān)推薦

    FPGA時(shí)序約束Skew講解

    針對(duì)第2章節(jié)時(shí)序路徑中用到skew,在本章再仔細(xì)講解一下。
    發(fā)表于 08-14 17:50 ?1089次閱讀
    FPGA<b class='flag-5'>時(shí)序</b>約束<b class='flag-5'>之</b><b class='flag-5'>Skew</b>講解

    FPGA 高級(jí)設(shè)計(jì):時(shí)序分析和收斂

    今天給大俠帶來(lái)FPGA 高級(jí)設(shè)計(jì):時(shí)序分析和收斂,話不多說(shuō),上貨。 這里超鏈接一篇之前的STA的文章,僅供各位大俠參考。 FPGA STA(靜態(tài)時(shí)序分析) 什么是靜態(tài)
    發(fā)表于 06-17 17:07

    基于Astro工具的ASIC時(shí)序分析

    的時(shí)鐘樹模型 在進(jìn)行完時(shí)鐘樹綜合與優(yōu)化之后,可得到電路的時(shí)鐘樹偏斜報(bào)告,報(bào)告包括全局偏斜(global skew),局部偏斜(local skew)和有用偏斜(useful skew
    發(fā)表于 11-09 19:04

    FPGA時(shí)序時(shí)序分析中的基本概念

    時(shí)序約束的目的是:規(guī)范設(shè)計(jì)的時(shí)序行為,表達(dá)設(shè)計(jì)者所期望滿足的時(shí)序條件,指導(dǎo)綜合和布局布線階段的優(yōu)化算法等,作用:提高系統(tǒng)設(shè)計(jì)的fmax、得到正確的時(shí)
    發(fā)表于 07-03 02:11

    FPGA時(shí)序時(shí)序分析中的基本概念

    時(shí)序約束的目的是:規(guī)范設(shè)計(jì)的時(shí)序行為,表達(dá)設(shè)計(jì)者所期望滿足的時(shí)序條件,指導(dǎo)綜合和布局布線階段的優(yōu)化算法等,作用:提高系統(tǒng)設(shè)計(jì)的fmax、得到正確的時(shí)
    發(fā)表于 07-09 09:16

    時(shí)序約束與時(shí)序分析 ppt教程

    時(shí)序約束與時(shí)序分析 ppt教程 本章概要:時(shí)序約束與時(shí)序分析基礎(chǔ)常用
    發(fā)表于 05-17 16:08 ?0次下載

    使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析

    使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析一)回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay
    發(fā)表于 10-05 09:47 ?31次下載

    時(shí)序分析概念spice deck介紹

    平時(shí)用得可能比較少,是PT產(chǎn)生的一個(gè)spice信息文件,可以用來(lái)和HSPICE做correlation。我們平時(shí)使用PT做得是gate level的時(shí)序分析,如果想做transistor level的時(shí)序
    的頭像 發(fā)表于 09-23 16:52 ?6542次閱讀

    時(shí)序分析基礎(chǔ)

    時(shí)鐘的時(shí)序特性主要分為抖動(dòng)(Jitter)、偏移(Skew)、占空比失真(Duty Cycle DistorTIon)3點(diǎn)。對(duì)于低速設(shè)計(jì),基本不用考慮這些特征;對(duì)于高速設(shè)計(jì),由于時(shí)鐘本身的原因造成的時(shí)序問(wèn)題很普遍,因此必須關(guān)注。
    的頭像 發(fā)表于 03-08 14:59 ?3841次閱讀

    時(shí)序基礎(chǔ)分析

    時(shí)序分析是以分析時(shí)間序列的發(fā)展過(guò)程、方向和趨勢(shì),預(yù)測(cè)將來(lái)時(shí)域可能達(dá)到的目標(biāo)的方法。此方法運(yùn)用概率統(tǒng)計(jì)中時(shí)間序列分析原理和技術(shù),利用時(shí)序系統(tǒng)的
    的頭像 發(fā)表于 11-15 07:02 ?2865次閱讀
    <b class='flag-5'>時(shí)序</b>基礎(chǔ)<b class='flag-5'>分析</b>

    時(shí)序分析的靜態(tài)分析基礎(chǔ)教程

    本文檔的主要內(nèi)容詳細(xì)介紹的是時(shí)序分析的靜態(tài)分析基礎(chǔ)教程。
    發(fā)表于 01-14 16:04 ?14次下載
    <b class='flag-5'>時(shí)序</b><b class='flag-5'>分析</b>的靜態(tài)<b class='flag-5'>分析</b>基礎(chǔ)教程

    芯片設(shè)計(jì)PLD靜態(tài)時(shí)序分析

    另一種是手動(dòng)的方式,在大型設(shè)計(jì)中,設(shè)計(jì)人員一般會(huì)采用手動(dòng)方式進(jìn)行靜態(tài)時(shí)序分析。手動(dòng)分析方式既可以通過(guò)菜單操作(個(gè)人理解:通過(guò)鼠標(biāo)點(diǎn)擊和鍵盤輸入)進(jìn)行分析,也可以采用Tcl腳本(工具控制
    的頭像 發(fā)表于 08-19 17:10 ?1732次閱讀

    如何查看工具通過(guò)Useful skew借了多少margin呢

    為了更容易看到工具做的useful skew的效果,這里故意在下面的path上設(shè)置了很大(2.5ns)的path margin,這里是在Place階段啟用的CCD。
    的頭像 發(fā)表于 09-30 15:57 ?2616次閱讀

    FPGA設(shè)計(jì)中時(shí)序分析的概念分析

    時(shí)鐘的時(shí)序特性主要分為抖動(dòng)(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點(diǎn)。對(duì)于低速設(shè)計(jì),基本不用考慮這些特征;對(duì)于高速設(shè)計(jì),由于時(shí)鐘本身的原因造成的時(shí)序問(wèn)題很普遍,因此必須關(guān)注。
    的頭像 發(fā)表于 11-15 09:35 ?1275次閱讀

    時(shí)序分析基本概念介紹&lt;Skew&gt;

    今天要介紹的時(shí)序分析基本概念是skew,我們稱為偏差。
    的頭像 發(fā)表于 07-05 10:29 ?3334次閱讀
    <b class='flag-5'>時(shí)序</b><b class='flag-5'>分析</b>基本概念介紹&lt;<b class='flag-5'>Skew</b>&gt;