與非門邏輯介紹

與非門介紹

先通過文章《非門（反相器）介紹》了解什么是PMOS，什么是NMOS，以及基本的上下拉CMOS邏輯的概念。

與非門實(shí)現(xiàn)的邏輯功能為所有的輸入信號(hào)，只要有一個(gè)為低電平（0）,則輸出為高電平。以2輸入與非門為例，其圖示如下。其中in1,in2為兩個(gè)輸入信號(hào)，out為輸出。

其邏輯真值表如下。

所有邏輯門電路的CMOS結(jié)構(gòu)分為上下拉兩部分，上拉為PMOS結(jié)構(gòu)，下拉為NMOS結(jié)構(gòu)。

我們來分析一下對(duì)于2輸入與非門上拉邏輯要實(shí)現(xiàn)的功能：即當(dāng)in1，in2有任何一個(gè)為0時(shí)，上拉通路就導(dǎo)通，使得out與VDD相連。故上拉邏輯由兩個(gè)PMOS管并聯(lián)。PMOS管只有當(dāng)G端為0時(shí)，D與S兩端才導(dǎo)通，故如下圖所示，當(dāng)in1,in2任何一個(gè)為0時(shí)，out便與VDD導(dǎo)通，滿足條件。

我們接著分析2輸入與非門下拉網(wǎng)絡(luò)要實(shí)現(xiàn)的功能：只要當(dāng)兩個(gè)輸入都為1時(shí)（高電平），那么下拉網(wǎng)絡(luò)才導(dǎo)通，使得out與地相連，輸出為0。根據(jù)這個(gè)要求，故下拉網(wǎng)絡(luò)由兩個(gè)NMOS管串聯(lián)。NMOS管只有當(dāng)G端為1時(shí)，D與S兩端才導(dǎo)通，故兩個(gè)NMOS管串聯(lián)，當(dāng)兩個(gè)NMOS管都導(dǎo)通，out才跟地端相連了，符合要求。

故同樣分析，3輸入與非門上拉網(wǎng)絡(luò)為3個(gè)PMOS管并連，下拉網(wǎng)絡(luò)為3個(gè)NMOS管串聯(lián)。

或邏輯的Verilog描述符為 “&”。

當(dāng)用數(shù)據(jù)流方式描述時(shí)，Verilog語言如下：

assign out = in1 & in2;

當(dāng)用結(jié)構(gòu)級(jí)語言描述時(shí)（即與門電路的例化），Verilog語言如下，and為或的關(guān)鍵字：

and(out,in1,in2);

或非的關(guān)鍵字為nand，如果是做或非操作，例化或非門的方式如下：

nand(out,in1,in2);

問題：那么怎么由CMOS結(jié)構(gòu)實(shí)現(xiàn)與門呢？

答：在與非門后面加個(gè)反相器。

問題：為什么不能如下圖所示，由NMOS做上拉網(wǎng)絡(luò)，而PMOS做下拉網(wǎng)絡(luò)實(shí)現(xiàn)與邏輯呢？

答：因?yàn)镹MOS做上拉網(wǎng)絡(luò)會(huì)有閾值損失，PMOS做下拉網(wǎng)絡(luò)也會(huì)有閾值損失。