扒一扒DDR4的新功能和PCB設(shè)計(jì)上的一些注意事項(xiàng)

DDR4新增了許多功能，這對于我們之前信手拈來的內(nèi)存PCB設(shè)計(jì)又帶來了一些新的挑戰(zhàn)，雖然說之前的一些規(guī)范可以用，但還是有很多不一樣的地方，如果依然按照之前的設(shè)計(jì)方法來做，說明你還不了解DDR4，一準(zhǔn)入坑。今天咱們就來扒一扒它的新功能和PCB設(shè)計(jì)上的一些注意事項(xiàng)。

DDRX發(fā)展趨勢及參數(shù)對比

DDR4信號引腳功能

DDR4新增pin

DDR4新增功能

（1）新的JEDEC POD12接口標(biāo)準(zhǔn)(工作電壓1.2V) ;

（2）DBI:可以降低功耗并且提升數(shù)據(jù)信號完整性;

（3）Bank群組結(jié)構(gòu):是個8n預(yù)取群組結(jié)構(gòu),它可以使用兩個或者四個Bank組,這允許DDR4內(nèi)存在每個Bank群組單獨(dú)被激活、讀取、寫入或刷新操作,這樣可以帶來更高的內(nèi)存速度和帶寬;

（4）取消了Derating,時序仿真計(jì)算不再繁瑣;

（5）DQ動態(tài)確定Vref ( V_ center ) ,增加了眼圖要求;

（5）新的終止調(diào)度:在DDR4中DQbus可以轉(zhuǎn)移終止到VDDQ,這樣即使VDD電壓降低的情況下也能保證穩(wěn)定;

（6）新的數(shù)據(jù)總線CRC技術(shù),可以進(jìn)行傳輸過程中的錯誤偵測,特別對非ECC內(nèi)存進(jìn)行寫入操作時有幫助;

（7）針對命令和地址總線的新的CA奇偶校驗(yàn);突發(fā)長度和突發(fā)停止長度分別為8和4 ;

（8）正常和動態(tài)的ODT:改進(jìn)ODT協(xié)議,并且采用新的ParkMode模式可以允許正常終結(jié)和動態(tài)吸入終結(jié),而不需要去驅(qū)動ODTPin

（9）Differential Signaling(差分信號技術(shù))

信號分組

DDR3數(shù)據(jù)信號的分組

DDR4數(shù)據(jù)信號的分組

DDR3地址信號的分組

DDR4地址信號的分組

布局要求

（1）地址線布局布線需使用Fly-by的拓?fù)浣Y(jié)構(gòu)，不可使用T型，拓?fù)溥^孔到管腳的長度盡量短，長度在150mil左右

（2）VTT上拉電阻放置在相應(yīng)網(wǎng)絡(luò)的末端，即靠近最后一個DDR4顆粒的位置放置；注意VTT上拉電阻到DDR4顆粒的走線越短越好，走線長度小于500mil；每個VTT上拉電阻對應(yīng)放置一個VTT的濾波電容（最多兩個電阻共用一個電容）

（3）CPU端和DDR4顆粒端，每個引腳對應(yīng)一個濾波電容，濾波電容盡可能靠近引腳放置。線短而粗，回路盡量短；CPU和顆粒周邊均勻擺放一些儲能電容，DDR4顆粒每片至少有一個儲能電容。

阻抗控制

（1）單端線：50ohm

（2）差分線：100ohm

帶狀線和平面

（1）除了從焊盤到過孔之間的短線外，所有的走線都必須走帶狀線，即內(nèi)層走線

（2）所有的內(nèi)層走線都要求夾在兩個參考平面之間，即相鄰層不要有信號層，這樣可以避免串?dāng)_和跨分割走線，走線到平面的邊緣必須保持4mil以上的間距；

（3）數(shù)據(jù)線參考平面優(yōu)先兩邊都是GND，接受一邊地，一邊自身電源，但是到GND平面的距離要比到電源平面的距離要近；對于地址線，控制信號，CLK來說，參考面首選GND和VDD，也可以選GND和GND。

容性負(fù)載補(bǔ)償

flyby拓?fù)湟髎tub走線很短，當(dāng)stub走線相對于信號邊沿變化率很短時，stub支線和負(fù)載呈容性。負(fù)載引入的電容，實(shí)際被分?jǐn)偟搅俗呔€上，所以造成走線的單位電容增加，從而降低了走線的有效阻抗。所以在設(shè)計(jì)中，我們應(yīng)該將負(fù)載部分的走線設(shè)計(jì)為較高阻抗，最直接有效的方式就是減小支線線寬。經(jīng)過負(fù)載電容的平均后，負(fù)載部分的走線才會和主線阻抗保持一致，從而達(dá)到阻抗連續(xù)，降低反射的效果。

PCB疊層設(shè)計(jì)

（1）所有的DQ線必須同組同層。

（2）地址線是否同層不做要求。

（3）為了減少過孔產(chǎn)生的Stub，強(qiáng)烈建議在同一層中優(yōu)先布DQ，DQS，CLK等信號。如果所有的BGA都在top層，data線盡量的靠近bottom層走，而地址，控制線則可以靠近top層走；當(dāng)BGA在top層時，越靠近bottom層，過孔產(chǎn)生的stub越短，信號質(zhì)量越好。

走線線寬和線間距

（1）線寬和線間距必須滿足阻抗控制，即單端線50ohm，差分線100ohm。ZQ屬于模擬信號，布線盡可能短，并且阻抗越低越好，所以盡可能的把線走寬一點(diǎn)，建議3倍50ohm阻抗控制的線寬；

（2）DQ和DBI數(shù)據(jù)線，組內(nèi)要求滿足3W間距，與其他組外信號之間保持至少4W；

（3）DQS和CLK距離其他信號間距做到5W以上；

（4）在過孔比較密集的BGA區(qū)域，同組內(nèi)的數(shù)據(jù)線，地址線的間距可以縮小到2W，但是要求這樣的走線盡可能的短，并且盡可能的走直線；

（5）如果空間允許，所有的信號線走線之間的間距盡可能的保證均勻美觀；

（6）內(nèi)存信號與其他非內(nèi)存信號之間應(yīng)該保證4倍的介質(zhì)層高的距離。

等長要求

（1）數(shù)據(jù)走線盡量短，不要超過2000mil，分組做等長，組內(nèi)等長參考DQS誤差范圍控制在+/-5mil；

（2）地址線、控制線、時鐘線作為一組等長，組內(nèi)等長參考CLK誤差范圍控制在+/-10mil；

（3）DQS、時鐘差分線對內(nèi)誤差范圍控制在+/-2mil；

（4）RESET和ALERT不需要做等長控制

（5）信號實(shí)際長度應(yīng)當(dāng)包括零件管腳的長度，盡量取得零件管腳長度，并導(dǎo)入軟件中；

（6）因有些IC內(nèi)核設(shè)計(jì)比較特別，按新品設(shè)計(jì)指導(dǎo)書或說明按參考板做，特別是Intel，AMD的芯片，請?zhí)貏e留意芯片手冊要求；

電源處理

（1）VDD（1.2V）電源是DDR3的核心電源，其引腳分布比較散，且電流相對會比較大，需要在電源平面分配一個區(qū)域給VDD（1.2V）；VDD的容差要求是5%，詳細(xì)在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性。

（2）VTT（0.6V）電源，它不僅有嚴(yán)格的容差性，而且還有很大的瞬間電流；可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗；由于VTT是集中在上拉電阻處，不是很分散，且對電流有一定的要求，在處理VTT電源時，一般是在元件面同層通過鋪銅直接連接，銅皮要有一定寬度（120mil）。

（3）VREF（0.6V）VREF要求更加嚴(yán)格的容差性，但是它承載的電流比較小。它不需要非常寬的走線，且通過一兩個去耦電容就可以達(dá)到目標(biāo)阻抗的要求。因其相對比較獨(dú)立，電流也不大，布線處理時建議用與器件同層的銅皮或走線直接連接，無須再電源平面層為其分配電源。注意鋪銅或走線時，要先經(jīng)過電容再接到芯片的電源引腳，不要從分壓電阻那里直接接到芯片的電源引腳。

（4）VPP（2.5V）內(nèi)存的激活供電，容差相對寬松，最小2.375V，最大2.75V。電流也不是很大，一般走根粗線或者畫塊小銅皮即可。

DDR4設(shè)計(jì)的約束條件挺多的，有沒有覺得很難，無從下手？沒關(guān)系，看文字一臉懵逼，咱還有視頻教程，你離會畫DDR4的距離只差一個二維碼。