把晶圓當(dāng)做夾饃，來好好聊聊良率那些事兒！

那天，買了一個(gè)肉夾饃吃，吃了肚子疼，上了好幾次廁所。

回去找老板理論，老板說，昨天我賣出去一百個(gè)饃，只有你一個(gè)人反應(yīng)肚子疼，你是想訛我吧！

我說我不想誣賴你，千真萬確，中午我除了夾饃根本沒吃別的東西。

老板說，這樣吧，我退你錢。

我說，不行，你得有所改正，萬一以后再發(fā)生同樣問題怎么辦？以后更嚴(yán)重，把小朋友吃壞怎么辦？

老板說，你看，我的整個(gè)工序十幾道，供應(yīng)商也好幾個(gè)，有可能是面粉的問題，有可能肉，有可能辣椒壞了，也有可能我烤饃沒烤熟，我怎么改進(jìn)呢？而且，唯一一個(gè)壞的夾饃，還讓你給吃了，我查也沒法查?。?/p>

我說，你要不改，我以后再也不來你這里吃了！

各位，你們覺得下次我還會(huì)去這家店吃肉夾饃么？

好吧，為了給非專業(yè)人士講明白半導(dǎo)體良率這件事兒，處心積慮想出了這么個(gè)故事。但道理是相通的，每個(gè)晶圓廠（夾饃店）都希望自己的良率（夾饃質(zhì)量）越高越好，這樣大家都愿意來它這里投片（吃夾饃）。而每個(gè)IC設(shè)計(jì)公司都希望自己的產(chǎn)品成本越低越好，而且客戶不要退貨。

那么今天，我們就把晶圓，當(dāng)做夾饃，來好好聊聊良率那些事兒。

我們知道，每一片晶圓上，都同時(shí)制造數(shù)量很多的芯片。例如下面這張圖，但是，不同的芯片有不同的大小。大的Soc芯片，有可能一片晶圓上只有幾百個(gè)甚至幾十個(gè)芯片。而小的芯片，一個(gè)晶圓可以有成千上萬顆。

我們把每一顆芯片看做一個(gè)肉夾饃，那么一片晶圓上這么多“肉夾饃”，有多少質(zhì)量過關(guān)的“肉夾饃”，這個(gè)比例就是晶圓測(cè)試階段的良率。就如上面那個(gè)例子講的，老板一天賣出去一百個(gè)夾饃，只有一個(gè)是壞的。那么良率就是99%。

那么，這個(gè)良率和什么有關(guān)呢？一般來說，主要和下列因素相關(guān)。

1.生產(chǎn)工藝：生產(chǎn)工藝包括生產(chǎn)條件（廠房，設(shè)備，材料），工藝水平，工藝經(jīng)驗(yàn)與管理。

2.產(chǎn)品設(shè)計(jì)方法：我們這里講的是可制造性設(shè)計(jì)問題。

3.測(cè)試方法：測(cè)試技術(shù)與管理。

那么我們?cè)敿?xì)講一下：

第一，生產(chǎn)工藝。

晶圓的生產(chǎn)工藝是非常復(fù)雜的，整個(gè)流片過程包含光刻、蝕刻、化學(xué)氣相沉積、物理氣相沉積、離子注入以及爐管等幾百甚至上千步驟，需要單次或者多次進(jìn)入不同的機(jī)臺(tái)，這個(gè)可比肉夾饃的工藝復(fù)雜多了！每個(gè)步驟，都有可能導(dǎo)入缺陷。那么問題來了，客戶在選擇晶圓廠以及工藝的時(shí)候，還沒有流過片，怎么知道這家晶圓廠好不好，這個(gè)工藝穩(wěn)定不穩(wěn)定，怎么預(yù)估自己的產(chǎn)品的良率和成本呢？

事實(shí)上，晶圓廠會(huì)給客戶提供一個(gè)D0值（平均缺陷密度）以用來表征這個(gè)工藝的良率水平。根據(jù)這個(gè)Do值以及特定的計(jì)算公式（不同的晶圓廠可能提供不同的計(jì)算公式），可以提前預(yù)測(cè)產(chǎn)品的大概良率。

聽上去是不是很神奇？那么這個(gè)Do是什么呢？又是怎么預(yù)測(cè)良率的呢？

其實(shí)D0就是表征這個(gè)工藝在晶圓單位面積上產(chǎn)生缺陷的概率。D0的推導(dǎo)是十分復(fù)雜的。但我們可以把這個(gè)概念簡(jiǎn)單化來理解它是一個(gè)什么東西，比如，一個(gè)肉夾饃，會(huì)夾100個(gè)肉丁，而100個(gè)肉丁里，會(huì)有1個(gè)肉丁是變質(zhì)的。我們把這個(gè)缺陷密度看做0.01（1%）。另外一家店，同樣100個(gè)肉丁里，會(huì)有10個(gè)是變質(zhì)的，那么缺陷密度相對(duì)就是0.1（10%）。那么哪家的夾饃好呢？當(dāng)然是0.01要好于0.1.一般來說，D0越小，表示這個(gè)工藝越成熟，良率越高。

當(dāng)然，晶圓廠會(huì)不斷完善和改進(jìn)工藝，D0一般從剛開始研發(fā)到成熟量產(chǎn)的兩年過程中會(huì)不斷降低。下面請(qǐng)看32nm和22nm工藝當(dāng)初的D0發(fā)展趨勢(shì)。

問題來了，良率只和D0有關(guān)嗎？

非也非也！我們?cè)倩氐侥莻€(gè)夾饃，100個(gè)肉丁里，有一個(gè)是壞的。如果我們切100份，壞的肉丁影響了一份，那么良率就是99%。如果我們把饃切1000份呢？那么那個(gè)壞的肉丁還是只影響一份，但這時(shí)良率就變成99.9%了。我們把每一份想象成一個(gè)芯片，那么芯片的面積越大，良率就越低。其實(shí)，換句更通俗的話講，這和戰(zhàn)爭(zhēng)中胖子比瘦子更容易中彈是一個(gè)道理吧。請(qǐng)看下圖關(guān)于D0、芯片面積和良率的關(guān)系：

關(guān)于神奇的D0，講到這里結(jié)束了嗎？還沒有哦，大家要注意，對(duì)于芯片里Logic（邏輯）電路和SRAM（靜態(tài)存儲(chǔ)器）電路，D0是不一樣的！為什么呢？因?yàn)镾RAM的密度要比Logic大得多，那么同樣是掉一顆缺陷，落在Logic區(qū)域的，可能就掉在空地上了，而掉在SRAM區(qū)域的，很可能影響電路。所以，晶圓廠針對(duì)Logic和SRAM提供不同的D0值，在預(yù)測(cè)目標(biāo)良率的時(shí)候要根據(jù)芯片里面SRAM和Logic的面積比例綜合考量哦。

試想，如果天上掉下來一顆石頭，哪里傷亡更慘重呢？

二、產(chǎn)品設(shè)計(jì)方法

這里講的設(shè)計(jì)方法，和良率息息相關(guān)的主要是可制造性設(shè)計(jì)（DFM）和可測(cè)試化設(shè)計(jì)（DFT）。可制造性，顧名思義，就是設(shè)計(jì)的時(shí)候要考慮到制造的因素。同樣一個(gè)設(shè)計(jì)，版圖不同的畫法、元器件擺放方向、位置，都有可能影響到最終的良率。這是當(dāng)工藝越來越先進(jìn)，線寬越來越小時(shí)所帶來的不可逃避的問題。

一般情況下，當(dāng)工藝進(jìn)入65nm及以下，晶圓廠就會(huì)提供可制造性設(shè)計(jì)規(guī)則供IC設(shè)計(jì)公司檢查。但是一般認(rèn)為65nm及45nm工藝，可制造性設(shè)計(jì)規(guī)則是供參考的。因?yàn)楣に囎銐虺墒?，可以不必在設(shè)計(jì)上花費(fèi)很大的精力去遵守可制造性設(shè)計(jì)規(guī)則。但是到了28nm及以下，可制造性規(guī)則就是必須在設(shè)計(jì)過程中嚴(yán)格遵守了。

DFT比較復(fù)雜，避免把大家講糊涂，這里就先不詳述了。

三、測(cè)試方法

首先，需要強(qiáng)調(diào)一下，測(cè)試方法不會(huì)改變芯片本身的質(zhì)量，不會(huì)因?yàn)椴煌臏y(cè)試方法，將本身一個(gè)功能失效的芯片變成好的芯片。但是，經(jīng)過優(yōu)化的測(cè)試方法，可以在具有高測(cè)試覆蓋率的前提下，控制成本又能降低在最終客戶那里的DPPM(DefectivePartsPerMillion，表征質(zhì)量的參數(shù))，減少退貨率。

晶圓生產(chǎn)出來后，在出晶圓廠之前，要經(jīng)過一道電性測(cè)試，稱為晶圓可接受度測(cè)試（WAT）。這個(gè)測(cè)試是測(cè)試在切割道（ScribeLine）上的測(cè)試鍵（TestKey）的電性能。測(cè)試鍵通常設(shè)計(jì)有各種原件，例如不同尺寸的NMOS、PMOS、電阻、電容以及其他工藝相關(guān)的特性。這一道可以當(dāng)做是初選。那些有嚴(yán)重生產(chǎn)問題從而使得測(cè)試鍵的電性能超出規(guī)格之外的晶圓會(huì)在這一道被篩選出來，報(bào)廢掉。這一道報(bào)廢掉的晶圓，因?yàn)檫€沒有出貨到客戶手里，所以是不收取客戶錢的，由晶圓廠自己吸收。

WAT測(cè)試結(jié)束后，晶圓工藝就算完成。下一步就是來到測(cè)試廠這里進(jìn)行測(cè)試。第一道晶圓切割前的測(cè)試我們稱為CP(ChipProbing）,因?yàn)檫@一道測(cè)試是在完整的晶圓上測(cè)的，用到的機(jī)臺(tái)，我們稱作Prober。每一個(gè)產(chǎn)品，都會(huì)有針對(duì)自己設(shè)計(jì)的ProberCard,上面根據(jù)芯片的測(cè)試焊盤（Pad）的位置裝有對(duì)應(yīng)的測(cè)試探針及電路與測(cè)試臺(tái)連接。每次測(cè)的時(shí)候，測(cè)試頭從上面壓下來，探針就會(huì)扎到Pad上，然后供電進(jìn)行測(cè)試。

講到這里，不得不提一下測(cè)試的成本問題。通常情況下，我們會(huì)發(fā)現(xiàn)，一個(gè)IC產(chǎn)品，測(cè)試的費(fèi)用占了整體成本的很大一部分。所以，怎樣將測(cè)試程式優(yōu)化到簡(jiǎn)單而高效（達(dá)到必要的測(cè)試覆蓋率），就是IC設(shè)計(jì)公司的測(cè)試工程師的工作了。測(cè)試程式越簡(jiǎn)化，需要的測(cè)試時(shí)間就短，測(cè)試成本就下降。

一般，在CP階段，為了節(jié)約成本，不會(huì)測(cè)到全部芯片的功能。比如，有一些需要用到昂貴測(cè)試機(jī)臺(tái)的模擬功能測(cè)試，可能在CP階段就被省略，放到后面的FT（FinalTest）再進(jìn)行。

除了在測(cè)試程式上優(yōu)化，在測(cè)試方法上優(yōu)化也是大家一致在努力的方向。

一般用到下面幾個(gè)方法降低CP測(cè)試成本：

1.在生產(chǎn)一段時(shí)間后，對(duì)于晶圓邊緣的低良率芯片，直接忽略掉，不予采用。

一般，我們拿到了一個(gè)產(chǎn)品的一定量的CP測(cè)試結(jié)果后，可以將結(jié)果堆疊。Wafer的周邊，一些不完整的芯片或者因?yàn)檫^于靠近邊緣均勻性受到影響的低良率芯片，直接在測(cè)試程式上刪除。

將上圖中的不完整芯片和低良率芯片刪除，那么每片晶圓可以少測(cè)12個(gè)芯片，降低了成本的同時(shí)，良率和質(zhì)量和質(zhì)量也相對(duì)提升。

2.那么上面經(jīng)過優(yōu)化的測(cè)試map還可以優(yōu)化嗎？我們知道，同一個(gè)probecard可以同時(shí)測(cè)幾個(gè)芯片，怎么排列是個(gè)問題。如果同時(shí)可以測(cè)6顆，那么排列是2x3還是3x2，或者1x6，都會(huì)對(duì)扎針次數(shù)產(chǎn)生影響；不同的走針方式，也會(huì)產(chǎn)生不同的扎針次數(shù)。比如有可能下面第二張圖就可能比第一張圖少幾次扎針，這樣就會(huì)節(jié)省測(cè)試時(shí)間。現(xiàn)在市面上有專業(yè)軟件可以模擬和優(yōu)化這些。

3.抽測(cè)：當(dāng)一片晶圓上有幾千顆甚至上萬顆芯片，而且良率已經(jīng)達(dá)到一個(gè)穩(wěn)定的高度時(shí)，很多公司在CP階段采用抽測(cè)（SamplingTest）的方式以減少測(cè)試時(shí)間。下面的圖中，黃色代表不進(jìn)行測(cè)試的芯片，綠色代表需要測(cè)試的芯片。下圖是個(gè)典型的抽測(cè)方式。請(qǐng)注意，一般晶圓邊上一圈良率相對(duì)較低，在抽測(cè)的時(shí)候有時(shí)會(huì)考慮這一圈全測(cè)。

還有采取只測(cè)良率最低的晶圓外側(cè)及中心的芯片。例如下圖：

不管怎么變化，目標(biāo)只有一個(gè)，那就是用最少的測(cè)試費(fèi)用，盡可能多地篩選出不合格芯片，那么問題來了，上述抽測(cè)是否會(huì)錯(cuò)過一些異常低良率的晶圓，造成后面封裝及終測(cè)的浪費(fèi)？答案是肯定的。抽測(cè)肯定要比全測(cè)有更大的風(fēng)險(xiǎn)。以下圖為例：假設(shè)下圖為抽測(cè)結(jié)果，綠色表示好的芯片，紅色代表失效的芯片。看上去只檢測(cè)出四顆壞的芯片，良率還不錯(cuò)。

但是，如果進(jìn)行全測(cè)，有可能是這樣的，不僅遺漏了低良率的芯片，還可能因?yàn)檫@種遺漏造成潛在的可靠性問題：

那么，怎樣在抽測(cè)的情況下盡量避免上述問題呢？

一些大數(shù)據(jù)實(shí)時(shí)監(jiān)控軟件可以在測(cè)試的同時(shí)監(jiān)測(cè)并控制走針，測(cè)試者可以提前設(shè)置一個(gè)條件，例如，當(dāng)測(cè)到一個(gè)點(diǎn)失效以后，測(cè)試探針自動(dòng)圍繞這顆失效芯片測(cè)試周圍一圈的芯片是否是好的芯片。如果周圍是好的，那么探針回到下一個(gè)抽測(cè)點(diǎn)繼續(xù)抽測(cè)。如果周圍一圈的芯片里面還有不好的，繼續(xù)圍繞這顆失效的芯片一圈測(cè)下去。那么我們會(huì)發(fā)現(xiàn)，如下圖，這一條失效的芯片都被測(cè)出來了?；诳煽啃缘目剂?，測(cè)試者可以決定是否將這種失效芯片周圍一圈的好的芯片也報(bào)廢。

說了這么多，才剛剛結(jié)束了CP這第一道芯片測(cè)試。CP測(cè)試完的芯片，會(huì)經(jīng)過晶背打磨、切割等程序，剔除掉失效芯片，將好的芯片送入到封裝制程。

封裝過程，芯片經(jīng)歷打線、沖模等高溫高壓過程，也會(huì)有一定的良率損失，但這部分在沒有意外發(fā)生的情況下是很小并且穩(wěn)定的，一般考慮的不多。但是近年也有公司在考慮使用大數(shù)據(jù)的手段，監(jiān)控封裝機(jī)臺(tái)的參數(shù)，進(jìn)行大數(shù)據(jù)分析，來提高封裝良率，在這里不予討論。

等封裝完畢，這顆芯片就有模有樣了，就像肉夾饃，餅已烤好，肉已加好，可以出鍋！

之后，封裝好的芯片進(jìn)入終測(cè)（FinalTest）。因?yàn)榻K測(cè)是很多IC產(chǎn)品商對(duì)自己產(chǎn)品的最后一道測(cè)試，這個(gè)測(cè)試相對(duì)會(huì)比CP測(cè)試要完整，而且終測(cè)可以做CP不能做的高速和混合信號(hào)(mix-signal)測(cè)試。

終測(cè)的良率，因?yàn)榻?jīng)過了前面的層層篩選，一般是不錯(cuò)的。但是，我們講到，因?yàn)榻K測(cè)包含了比CP更多的項(xiàng)目，也有可能遭遇到低良率問題。一般情況下，終測(cè)的低良率，更難找到原因，更復(fù)雜。有可能與模擬參數(shù)有關(guān)，有可能與封裝有關(guān)，也有可能與ESD失效有關(guān)，所以往往要用到各種各樣的失效分析方式進(jìn)行分析。

對(duì)于很多公司來說，產(chǎn)品到了終測(cè)之后，就可以出貨給客戶了。但是有一些公司或者一些產(chǎn)品，在終測(cè)之后，還會(huì)做系統(tǒng)級(jí)測(cè)試（SLT，Systemleveltest,又叫Benchtest）。SLT是搭建實(shí)際系統(tǒng)應(yīng)用環(huán)境來測(cè)試。以手機(jī)芯片為例，可以搭建openphone模擬客戶的樣機(jī)進(jìn)行芯片測(cè)試甚至可以模擬客戶使用中可能遇到的各種問題，例如，手機(jī)信號(hào)的方向性問題以及電池低溫保護(hù)問題。這些測(cè)試在之前的CP和FT是無法測(cè)試到的。

當(dāng)然，SLT會(huì)更耗費(fèi)時(shí)間，所以可以采用定期抽測(cè)的方式進(jìn)行。

好吧，說了這么多，你可能要問了，芯片可以出貨了吧？其實(shí)還沒有講到質(zhì)量（QA）管控的問題。QA是一個(gè)大的體系包含各種驗(yàn)證，時(shí)間可能會(huì)很長(zhǎng)。但是QA的目的是保證產(chǎn)品質(zhì)量和可靠性，而不是良率提升，所以有時(shí)候產(chǎn)品部門會(huì)覺得QA部門就是來找麻煩、來挑刺的！這個(gè)QA部門就像是專門試吃各種夾饃，而且還長(zhǎng)期監(jiān)測(cè)個(gè)血糖、血壓啥的，一有異常就回來找夾饃店老板麻煩！質(zhì)量認(rèn)證，先不講了。留點(diǎn)懸念，回頭再請(qǐng)大牛來講一下哈！

回頭一看，居然說了這么多，別把大家說糊涂了！

簡(jiǎn)單總結(jié)一下吧，良率是用來表征肉夾饃的好壞的。生產(chǎn)工藝越完善、設(shè)計(jì)方法越先進(jìn)，肉夾饃就越好吃，次品就越少而且吃了越不容易拉肚子。通過優(yōu)化測(cè)試方法來保證檢測(cè)率并同時(shí)降低成本：你是要狼吞虎咽，還是配涼皮、冰峰慢慢享用，這個(gè)就看你自己啦！只能說狼吞虎咽對(duì)腸胃不好，可是沒錢也別太講究!

除此之外，還有質(zhì)量部門的老兄虎視眈眈要找你抽血化驗(yàn)！

做一個(gè)合格的肉夾饃真不容易！