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數(shù)字前端ic芯片設(shè)計(jì)

文章:8 被閱讀:7.4w 粉絲數(shù):9 關(guān)注數(shù):0 點(diǎn)贊數(shù):2

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時(shí)序約束中一種特殊的情景分析

在做模塊級(jí)綜合的時(shí)候,對(duì)于IO路徑一般會(huì)使用60%的端口時(shí)鐘進(jìn)行約束,如果這樣的路徑涉及到feedt....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 08-21 17:37 ?10413次閱讀
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Verilog和SystemVerilog定義了4種描述信號(hào)狀態(tài)

在實(shí)際設(shè)計(jì)中有一種情況可能會(huì)產(chǎn)生這種問題:cond信號(hào)來自于memory。比如漢明碼SECDED(....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 03-29 15:40 ?15065次閱讀

DC中有一個(gè)比較常用的方法:set_cost_priority -delay

這段電路從功能上與上一圖中電路是一致的,在優(yōu)化過程中為了避免DRC違例,DC將buffer tree....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 03-23 16:07 ?8443次閱讀
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北美ASIC經(jīng)典面試試題

Come up with logic that counts number of ‘1’s in a....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 03-21 15:09 ?5518次閱讀
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Verilog generate語句的類型

Generate 結(jié)構(gòu)在創(chuàng)建可配置的RTL的時(shí)候很有用。Generate loop能夠讓語句....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 03-16 14:34 ?21474次閱讀
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對(duì)AI芯片的廠商進(jìn)行歸納和整理

眾所周知,人工智能的三大支柱是硬件、算法和數(shù)據(jù)。其中,硬件主要是指用于運(yùn)行AI算法的芯片。本文主要對(duì)....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 12-25 15:52 ?3972次閱讀

cdc路徑方案幫您解決跨時(shí)鐘域難題

這一章介紹一下CDC也就是跨時(shí)鐘域可能存在的一些問題以及基本的跨時(shí)鐘域處理方法??鐣r(shí)鐘域的問題主要存....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 11-30 06:29 ?7116次閱讀
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博通提案收購高通進(jìn)行行業(yè)資源整合:半導(dǎo)體“熟透了”

確實(shí)現(xiàn)在整個(gè)行業(yè)已經(jīng)很成熟了,大部分的工作都可以交給EDA來做,EDA也在不斷智能化,甚至有引入人工....
的頭像 數(shù)字前端ic芯片設(shè)計(jì) 發(fā)表于 11-27 10:08 ?2443次閱讀