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      FPGA開源工坊

      文章：30 被閱讀：4.1w 粉絲數(shù)：3 關(guān)注數(shù)：0 點(diǎn)贊數(shù)：1

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      基于FPGA實(shí)現(xiàn)OTSU算法

      OSTU大津法是一種確定圖像二值化閾值的方法，由日本學(xué)者大津提出來的。
      的頭像 FPGA開源工坊 發(fā)表于 10-25 15:23 ?171次閱讀
      基于FPGA實(shí)現(xiàn)OTSU算法

      FIFO的深度應(yīng)該怎么計(jì)算

      FIFO是FPGA/IC設(shè)計(jì)中經(jīng)常使用到的模塊，它經(jīng)常被用在兩個(gè)模塊之間進(jìn)行數(shù)據(jù)的緩存，以避免數(shù)據(jù)在....
      的頭像 FPGA開源工坊 發(fā)表于 10-25 15:20 ?160次閱讀
      FIFO的深度應(yīng)該怎么計(jì)算

      Verilog語法中運(yùn)算符的用法

      verilog語法中使用以下兩個(gè)運(yùn)算符可以簡化我們的位選擇代碼。
      的頭像 FPGA開源工坊 發(fā)表于 10-25 15:17 ?213次閱讀
      Verilog語法中運(yùn)算符的用法

      基于FPGA的JPEG-LS圖像壓縮器介紹

      現(xiàn)在來看一下GitHub上面一個(gè)開源的JPEG LS算法的Verilog實(shí)現(xiàn)
      的頭像 FPGA開源工坊 發(fā)表于 10-15 17:27 ?276次閱讀
      基于FPGA的JPEG-LS圖像壓縮器介紹

      Vivado編輯器亂碼問題

      我們在日常開發(fā)中經(jīng)常使用sublime、vim、vs code等第三方的編輯器，這些編輯器可以使用很....
      的頭像 FPGA開源工坊 發(fā)表于 10-15 17:24 ?341次閱讀
      Vivado編輯器亂碼問題

      RISC-V編譯環(huán)境搭建

      以上按位數(shù)分可以編譯為32位和64位兩種，另外就是都可以編譯為elf版本和linux版本。
      的頭像 FPGA開源工坊 發(fā)表于 07-17 11:31 ?1176次閱讀
      RISC-V編譯環(huán)境搭建

      JPEG LS算法局部梯度值計(jì)算原理

      如果同一個(gè)上下文中對少量元素進(jìn)行編碼，通常無法獲得足夠的上下文編碼信息。但是如果對大量元素進(jìn)行編碼又....
      的頭像 FPGA開源工坊 發(fā)表于 04-25 10:46 ?407次閱讀
      JPEG LS算法局部梯度值計(jì)算原理

      FPGA壓縮算法有哪些

      在圖像壓縮算法中可以采用哈夫曼編碼的方式對編碼冗余的信息進(jìn)行壓縮，可以采用預(yù)測的方式來減少像素間冗余....
      的頭像 FPGA開源工坊 發(fā)表于 04-15 11:48 ?543次閱讀
      FPGA壓縮算法有哪些

      以太網(wǎng)自協(xié)商機(jī)制—雙絞線自協(xié)商案例（四）

      10M/100M/1000M自協(xié)商，主要協(xié)商的內(nèi)容為“速度雙工”、“流控”和“主從”三大類，下面先介....
      的頭像 FPGA開源工坊 發(fā)表于 03-20 15:11 ?2549次閱讀
      以太網(wǎng)自協(xié)商機(jī)制—雙絞線自協(xié)商案例（四）

      以太網(wǎng)自協(xié)商機(jī)制-雙絞線自協(xié)商案例設(shè)計(jì)（三）

      NextPage有兩大類（D13=1時(shí)為Messgage Page; D13=0時(shí)為Unformat....
      的頭像 FPGA開源工坊 發(fā)表于 03-18 09:33 ?1183次閱讀
      以太網(wǎng)自協(xié)商機(jī)制-雙絞線自協(xié)商案例設(shè)計(jì)（三）

      以太網(wǎng)自協(xié)商機(jī)制-雙絞線自協(xié)商案例設(shè)計(jì)（二）

      在FLP突發(fā)中，D0應(yīng)是傳輸?shù)牡谝粋€(gè)比特。
      的頭像 FPGA開源工坊 發(fā)表于 03-17 09:19 ?1164次閱讀
      以太網(wǎng)自協(xié)商機(jī)制-雙絞線自協(xié)商案例設(shè)計(jì)（二）

      基于IEEE Clause 28雙絞線的以太網(wǎng)自協(xié)商機(jī)制解析（一）

      自協(xié)商機(jī)制是以太網(wǎng)技術(shù)物理層重要的一種機(jī)制。它可以使得不同底層技術(shù)網(wǎng)絡(luò)設(shè)備（計(jì)算機(jī)終端，網(wǎng)橋，交換機(jī)....
      的頭像 FPGA開源工坊 發(fā)表于 03-15 09:55 ?983次閱讀
      基于IEEE Clause 28雙絞線的以太網(wǎng)自協(xié)商機(jī)制解析（一）

      FPGA圖像處理-CLAHE算法的第二步對比度限制(三)

      這個(gè)過程很簡單，分為下面幾個(gè)步驟。
      的頭像 FPGA開源工坊 發(fā)表于 01-05 13:44 ?1165次閱讀
      FPGA圖像處理-CLAHE算法的第二步對比度限制(三)

      FPGA圖像處理之CLAHE算法

      在FPGA圖像處理--CLAHE算法(一)中介紹了為啥要用CLAHE算法來做圖像增強(qiáng)。
      的頭像 FPGA開源工坊 發(fā)表于 01-04 12:23 ?2330次閱讀
      FPGA圖像處理之CLAHE算法

      怎么用Vivado做覆蓋率分析

      在做仿真的時(shí)候往往會去做代碼覆蓋率和功能覆蓋率的分析，來保證仿真是做的比較充分完備的。
      的頭像 FPGA開源工坊 發(fā)表于 01-03 12:34 ?1482次閱讀
      怎么用Vivado做覆蓋率分析

      FPGA圖像處理-CLAHE算法介紹(一)

      在介紹CLAHE算法之前必須要先提一下直方圖均衡化，直方圖均衡化算法是一種常見的圖像增強(qiáng)算法，可以讓....
      的頭像 FPGA開源工坊 發(fā)表于 01-02 13:32 ?1646次閱讀
      FPGA圖像處理-CLAHE算法介紹(一)

      為什么不能直接對RGB圖做直方圖均衡化

      相信好多人在開始學(xué)習(xí)FPGA圖像處理的時(shí)候都是接觸的RGB轉(zhuǎn)灰度圖，Sobel圖像檢測，直方圖均衡化....
      的頭像 FPGA開源工坊 發(fā)表于 01-02 09:41 ?1079次閱讀
      為什么不能直接對RGB圖做直方圖均衡化

      Vivado 2023.2版本的新增功能

      Vivado在前一段時(shí)間更新了2023.2版本，經(jīng)過一段時(shí)間的使用這個(gè)版本還是很絲滑的，用起來挺舒服....
      的頭像 FPGA開源工坊 發(fā)表于 01-02 09:39 ?2783次閱讀
      Vivado 2023.2版本的新增功能

      verilog中數(shù)據(jù)的符號屬性（有符號數(shù)和無符號數(shù)）探究根源

      為了省流，還是先甩結(jié)論。有符號數(shù)和無符號數(shù)的最本質(zhì)區(qū)別就是：符號位的識別和高位拓展。除此之外，另一個(gè)....
      的頭像 FPGA開源工坊 發(fā)表于 12-10 10:50 ?1406次閱讀
      verilog中數(shù)據(jù)的符號屬性（有符號數(shù)和無符號數(shù)）探究根源

      Canny雙閾值邊緣檢測和弱邊緣連接詳解

      在上一篇FPGA圖像處理--Canny邊緣檢測(一)里介紹了Canny邊緣檢測的NMS計(jì)算，這里就介....
      的頭像 FPGA開源工坊 發(fā)表于 11-18 17:07 ?2339次閱讀

      記錄一次時(shí)序收斂的過程

      在之前的文章里面介紹了Canny算法的原理和基于Python的參考模型，之后呢在FPGA上完成了Ca....
      的頭像 FPGA開源工坊 發(fā)表于 11-18 16:38 ?917次閱讀
      記錄一次時(shí)序收斂的過程

      FPGA圖像處理之Canny邊緣檢測

      在邊緣檢測算法里面Sobel是比較簡單的一個(gè)算法，但是其檢測出來的邊緣往往是比較粗的，效果不是很好，....
      的頭像 FPGA開源工坊 發(fā)表于 11-17 09:10 ?1439次閱讀
      FPGA圖像處理之Canny邊緣檢測

      觸發(fā)器的應(yīng)用案例

      今天群友遇到一個(gè)在綜合的時(shí)候報(bào)錯ambiguous clock in event control的問....
      的頭像 FPGA開源工坊 發(fā)表于 11-13 09:55 ?1052次閱讀
      觸發(fā)器的應(yīng)用案例

      FPGA圖像處理--高斯模糊(二)

      在仿真的時(shí)候會實(shí)時(shí)打印DUT和參考模型的結(jié)果是否比對成功。因?yàn)樵O(shè)置了DUT和參考模型的結(jié)果之間的閾值....
      的頭像 FPGA開源工坊 發(fā)表于 10-29 16:26 ?502次閱讀
      FPGA圖像處理--高斯模糊(二)

      spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開發(fā)流程

      SpinalHDL是基于Scala全新的硬件描述語言，解決了不少Verilog等傳統(tǒng)HDL語言的痛點(diǎn)....
      的頭像 FPGA開源工坊 發(fā)表于 07-27 09:29 ?1945次閱讀
      spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開發(fā)流程

      如何在FPGA中實(shí)現(xiàn)RGB轉(zhuǎn)HSV

      HSV色彩空間相對于RGB色彩空間更適合做顏色追蹤，分割顏色等。那么RGB色彩空間要怎么轉(zhuǎn)變?yōu)镠SV....
      的頭像 FPGA開源工坊 發(fā)表于 07-02 11:49 ?1743次閱讀
      如何在FPGA中實(shí)現(xiàn)RGB轉(zhuǎn)HSV

      Vitis調(diào)試技巧-從Vitis中導(dǎo)出數(shù)據(jù)到本地

      在Zynq開發(fā)中有一個(gè)很常用的功能是將ARM端的數(shù)據(jù)導(dǎo)出到本地，然后通過Matlab，Python等....
      的頭像 FPGA開源工坊 發(fā)表于 05-29 09:35 ?6883次閱讀
      Vitis調(diào)試技巧-從Vitis中導(dǎo)出數(shù)據(jù)到本地

      SpinalHDL BlackBox時(shí)鐘與復(fù)位

      在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox....
      的頭像 FPGA開源工坊 發(fā)表于 05-04 11:13 ?759次閱讀
      SpinalHDL BlackBox時(shí)鐘與復(fù)位

      Xilinx FPGA重構(gòu)技術(shù)介紹

      重構(gòu)技術(shù)是一項(xiàng)非常實(shí)用的技術(shù)，從比特屬性上來分類可以分成全部重構(gòu)和局部重構(gòu)。
      的頭像 FPGA開源工坊 發(fā)表于 02-12 10:33 ?1125次閱讀

      從RTL追蹤到Scala

      　　在三天前SpinalHDL1.8.0正式上線，在這次更新中增加了Scala代碼和生成的RTL代碼....
      的頭像 FPGA開源工坊 發(fā)表于 12-09 10:32 ?1210次閱讀