可編程器件在雷達(dá)數(shù)據(jù)處理中的應(yīng)用

　介紹了新型可編程邏緝器件CPLD的結(jié)構(gòu)、特點(diǎn)及在雷達(dá)數(shù)據(jù)處理電路中的應(yīng)用，著重介紹了四種具體電路的CPLD實(shí)現(xiàn)方法。
??? 關(guān)鍵詞：數(shù)據(jù)處理，可編程邏緝器件，電路
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1引言
　　近年來(lái)，可編程邏輯器件的使用對(duì)電子產(chǎn)品的迅速發(fā)展產(chǎn)生了巨大影響，它設(shè)計(jì)靈活、速度快、更改方便，在數(shù)據(jù)處理電路的設(shè)計(jì)中得到廣泛的應(yīng)用?！　〔捎每删幊踢壿嬈骷?shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)有許多優(yōu)點(diǎn)，最明顯的是系統(tǒng)的器件使用數(shù)大大減少，其次可節(jié)約昂貴的PCB板面積、降低電源功耗和縮短調(diào)試時(shí)間，最大優(yōu)點(diǎn)是設(shè)計(jì)的靈活性，這是分立元件所無(wú)法具備的特征，另一個(gè)優(yōu)點(diǎn)還在于允許使用設(shè)計(jì)工具幫助你自動(dòng)地進(jìn)行設(shè)計(jì)。
　　高密度現(xiàn)場(chǎng)可編程邏輯器件包括復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）和現(xiàn)場(chǎng)可編程門陣列器件（FieldProgrammable Gate Array，FPGA）兩大類。由于CPLD有時(shí)延可預(yù)測(cè)的特點(diǎn)，在單脈沖二次雷達(dá)的數(shù)據(jù)處理電路中我們采用了CPLD器件，下面對(duì)CPLD器件的特點(diǎn)及其應(yīng)用分別加以說(shuō)明。
2CPLD的結(jié)構(gòu)和特點(diǎn)
　　CPLD的構(gòu)成通?？煞譃椋嚎删幊虄?nèi)連線（Programmable Interconnect）、邏緝塊（LogicBlock）、乘積項(xiàng)陣列（Product－Term Array）、乘積項(xiàng)分配（Product－Term Distribution）、輸入／輸出單元（I／Ocells）。
　　以Lattice公司的在系統(tǒng)可編程器件ispLSI1032E為例，按芯片集成度分，每片包括如下的組成：可編程邏緝門：6000；觸發(fā)器：192；輸入端口：8；輸入／輸出端口：64；引腳：84。
　　按結(jié)構(gòu)分，每片由4個(gè)大塊（megablock）構(gòu)成，每個(gè)大塊又包括：8個(gè)通用邏緝塊、1個(gè)輸出線路匯集塊、2個(gè)輸入端口、16個(gè)I／O單元、1個(gè)輸出選通使能，如圖1所示。而每個(gè)通用邏緝塊按內(nèi)部邏緝可分為4塊：與門陣列、乘積項(xiàng)分配陣列、可重配置觸發(fā)器、控制功能塊。

　　對(duì)于ispLSI1032E，64個(gè)I／O單元可直接連到I／O端口，還可編程為：組合邏緝輸入；寄存器輸入；鎖存器輸入；輸出；三態(tài)輸出。且所有輸出端都可設(shè)定為高電平激活或低電平激活，I／O端信號(hào)電平與TTL兼容，能提供4mA驅(qū)動(dòng)電流或8mA吸收電流。
　　ispLSI1032E還有4個(gè)外部時(shí)鐘輸入端，允許用戶在片內(nèi)使用外部時(shí)鐘，此外，片內(nèi)還有1個(gè)專用邏緝塊，用戶也可自己生成1個(gè)時(shí)鐘信號(hào)，這些時(shí)鐘信號(hào)都可作全局時(shí)鐘使用。
　　為方便用戶使用，CPLD器件還提供了強(qiáng)大的元件庫(kù)，這些元件都由芯片內(nèi)的基本元素構(gòu)成，其中包括CPLD器件本身的元件庫(kù)，常用的74系列元件庫(kù)，用戶還可以用以上兩個(gè)庫(kù)中的元件構(gòu)造自己的元件或元件庫(kù)，而這些庫(kù)中元件的使用對(duì)用戶來(lái)講完全一樣，從庫(kù)中拖出即可。CPLD本身提供的元件包括以下幾類：編／譯碼器；計(jì)數(shù)器，包括二進(jìn)制、十進(jìn)制和格雷碼計(jì)數(shù)器；輸入／輸出端口，包括輸入、輸出、輸入／輸出雙向端口；邏輯門，包括與門、或門、非門、與非門和或非門；多路選擇器和分配器；寄存器，包括D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、D鎖存器、移位寄存器以及帶清零功能、預(yù)置功能的各類觸發(fā)器。
3CPLD的應(yīng)用
　　原單脈沖二次雷達(dá)已采用了中小規(guī)模集成電路，而我們改型中要修改部分設(shè)計(jì)，為此改用了新型可編程邏輯器件CPLD，由于CPLD器件的集成度較高，且具有可編程性，改型后不僅PCB板的面積約縮小到原來(lái)的三分之一，而且很順利地完成了重新設(shè)計(jì)和系統(tǒng)調(diào)試，效果很理想。下面就CPLD的幾個(gè)典型應(yīng)用加以說(shuō)明。
3．1計(jì)數(shù)器和比較器電路
　　雷達(dá)是通過(guò)測(cè)量電磁波打到物體上并反射回來(lái)所需的時(shí)間來(lái)測(cè)量距離的，對(duì)于單脈沖二次雷達(dá)，其系統(tǒng)頻率為8．276MHz，當(dāng)前距離計(jì)數(shù)器提供精度0．01海里（相當(dāng)于一個(gè)系統(tǒng)時(shí)鐘）的15位目標(biāo)距離值。距離收聽(tīng)區(qū)間代表系統(tǒng)能夠處理目標(biāo)的距離范圍，要求能在0～255海里間選擇，這部分電路包含兩組計(jì)數(shù)器：一組為1海里進(jìn)位信號(hào)產(chǎn)生計(jì)數(shù)器，實(shí)際為一個(gè)102分頻計(jì)數(shù)器，即每計(jì)滿102個(gè)時(shí)鐘送出一個(gè)1海里進(jìn)位信號(hào)；另一組為海里計(jì)數(shù)器，1海里進(jìn)位信號(hào)作為該計(jì)數(shù)器的使能信號(hào)，該計(jì)數(shù)器的計(jì)數(shù)值對(duì)應(yīng)于海里數(shù)，而距離收聽(tīng)區(qū)間的起始值和結(jié)束值（即測(cè)距范圍）可以預(yù)置，通過(guò)距離收聽(tīng)區(qū)間計(jì)數(shù)值與預(yù)置值的比較，產(chǎn)生距離區(qū)間標(biāo)志信號(hào)，以表明所測(cè)目標(biāo)是否在測(cè)距范圍內(nèi)。具體電路簡(jiǎn)化后如圖2所示，其中R0～R15為目標(biāo)距離值，RL0～RL7為距離收聽(tīng)區(qū)間計(jì)數(shù)值，距離收聽(tīng)區(qū)間為5～250海里，RLI為距離區(qū)間標(biāo)志位。這些電路用CPLD器件來(lái)實(shí)現(xiàn)只用了一片ispLSI1032E不到二分之一的資源。
3．2長(zhǎng)延遲電路
　　二次雷達(dá)的應(yīng)答信號(hào)由12個(gè)碼脈沖和一個(gè)框架脈沖對(duì)（F1，F(xiàn)2）構(gòu)成，框架脈沖對(duì)之間的間隔為168個(gè)系統(tǒng)時(shí)鐘，12個(gè)碼脈沖和1個(gè)X脈沖（暫未用）等間隔地分布在框架對(duì)之間，即每隔12個(gè)系統(tǒng)時(shí)鐘存在一個(gè)碼脈沖或框架脈沖，如果延遲168時(shí)鐘的脈沖和未延遲的脈沖同時(shí)存在，則可以認(rèn)為存在一個(gè)框架，當(dāng)然實(shí)際判別要復(fù)雜得多，但基本原理
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是一樣的，其簡(jiǎn)化電路如圖3所示：93422是一片256×4位的靜態(tài)RAM，它的地址由一個(gè)168分頻計(jì)數(shù)器產(chǎn)生，每當(dāng)RAM地址發(fā)生變化時(shí)，先讀出該地址單元的內(nèi)容，再寫(xiě)入新的內(nèi)容，由于地址計(jì)數(shù)器是168分頻的，因此讀出某信號(hào)比寫(xiě)入該信號(hào)延遲168個(gè)時(shí)鐘，所以通過(guò)比較輸入和輸出RAM的信號(hào)，即可判別是否有框架存在，而這里的延遲線保證了當(dāng)?shù)刂钒l(fā)生變化時(shí)，對(duì)RAM先進(jìn)行讀操作，再進(jìn)行寫(xiě)操作。但要說(shuō)明的是CPLD器件內(nèi)沒(méi)有RAM和延遲線，所以這里需要一片靜態(tài)RAM93422和一片延遲線，而其它電路都可以由CPLD器件來(lái)完成。
3．3短延遲電路
　　二次雷達(dá)中還經(jīng)常用到短延遲電路，以達(dá)到時(shí)序相配合的目的，如對(duì)旁瓣抑制信號(hào)RSLS要延遲5個(gè)時(shí)鐘周期，除了可以象長(zhǎng)延遲電路一樣用地址計(jì)數(shù)器和RAM構(gòu)成延遲電路來(lái)實(shí)現(xiàn)外，更簡(jiǎn)單的一種方法是采用4×4寄存堆和分頻器來(lái)構(gòu)成，如圖4所示：寄存器堆的讀寫(xiě)使能經(jīng)二分頻和四分頻后分別作為寄存器堆的高位地址和低位地址，而寄存器堆的讀使能是寫(xiě)使能經(jīng)5個(gè)時(shí)鐘周期的延遲后產(chǎn)生的，因此同一信號(hào)從寫(xiě)入寄存器到讀出寄存器剛好相差5個(gè)時(shí)鐘周期。
3．4判別準(zhǔn)則電路
　　在二次雷達(dá)中，對(duì)飛機(jī)的回答依照一定的準(zhǔn)則進(jìn)行判別，這個(gè)準(zhǔn)則實(shí)現(xiàn)起來(lái)有一定的復(fù)雜性，因?yàn)樽鞒雠卸ㄋ罁?jù)的條件很多，而且要求在1．45μs的時(shí)間內(nèi)完成判定，因此只有通過(guò)高速的硬件電路來(lái)完成，這里可用PROM來(lái)實(shí)現(xiàn)各種判別，地址是判別的條件，內(nèi)容是判別的結(jié)果。下面以軍事應(yīng)答的判別為例，說(shuō)明其工作原理：軍事應(yīng)答是一種特殊應(yīng)答，它是由連續(xù)兩個(gè)相隔3個(gè)碼脈沖位置（36個(gè)系統(tǒng)時(shí)鐘）的框架對(duì)組成，而軍事告警應(yīng)答則是由連續(xù)四個(gè)分別相隔3個(gè)碼脈沖位置的框架對(duì)組成，若前
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一個(gè)應(yīng)答有SPI碼脈沖，且此碼脈沖又是后一個(gè)應(yīng)答的F1框架，則可判定為一個(gè)軍事應(yīng)答；若連續(xù)出現(xiàn)兩個(gè)軍事應(yīng)答，則可判定為一個(gè)軍事告警應(yīng)答，判別PROM為容量128×4位，地址分別由四個(gè)連續(xù)應(yīng)答的F1框架脈沖和SPI脈沖構(gòu)成，內(nèi)容則是判別結(jié)果，若兩個(gè)應(yīng)答構(gòu)成軍事應(yīng)答關(guān)系，則這兩個(gè)應(yīng)答的輸出都為“1”，因此，當(dāng)兩個(gè)連續(xù)的應(yīng)答被標(biāo)注，則可判定有一個(gè)軍事應(yīng)答，當(dāng)四個(gè)連續(xù)的應(yīng)答被標(biāo)注，則可判定有一個(gè)軍事告警應(yīng)答，根據(jù)以上準(zhǔn)則得表1，可用一片BPROM芯片82S131來(lái)實(shí)現(xiàn)，但隨著時(shí)代的變遷，BPROM芯片已基本停產(chǎn)，很難找到貨源，為此，我們改用CPLD器件來(lái)實(shí)現(xiàn)，對(duì)表1用卡若圖簡(jiǎn)化后，得輸出邏輯表達(dá)式：
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　　上述的組合邏輯在CPLD器件中很容易實(shí)現(xiàn)，具體電路如圖5所示。
4結(jié)束語(yǔ)
　　采用可編程器件，不僅大大簡(jiǎn)化了PCB板的布板，將原來(lái)數(shù)十片甚至上百塊通用IC芯片壓縮進(jìn)一塊CPLD芯片，更重要的是可編程器件在輸入／輸出管腳能不變的情況下，可隨時(shí)修改電路設(shè)計(jì)，大大
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縮短了產(chǎn)品的設(shè)計(jì)周期；而且在外圍電路保持不變的情況下，換一塊CPLD芯片就能實(shí)現(xiàn)一種新的功能，該特點(diǎn)對(duì)于開(kāi)發(fā)系列化產(chǎn)品尤其重要。

1　Lattice Semiconductor Corp．，ISP Data Book．Lattice Semiconductor Corp．，1994
2　宋萬(wàn)杰，羅豐，吳順君編著．CPLD技術(shù)及其應(yīng)用．西安：西安電子科技大學(xué)出版社，1999，9
3　蔣璇，臧春華編著．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù)．北京：電子工業(yè)出版社，2001，11