關(guān)鍵模塊的實(shí)現(xiàn) - 一種帶Cache的嵌入式CPU的設(shè)計(jì)與實(shí)現(xiàn)

　　3 關(guān)鍵模塊的實(shí)現(xiàn)

　　3.1 ALU的實(shí)現(xiàn)

　　ALU是數(shù)據(jù)通路中的重要部件，負(fù)責(zé)完成各種運(yùn)算功能。根據(jù)CPU要實(shí)現(xiàn)的指令集，確定出ALU的操作控制信號(hào)數(shù)據(jù)寬度為5 bit，運(yùn)算的數(shù)據(jù)位數(shù)為32 bit。操作控制信號(hào)(ALU_OP)和ALU的源數(shù)據(jù)選擇信號(hào)根據(jù)不同指令的譯碼由控制邏輯產(chǎn)生。

　　3.2 控制單元的設(shè)計(jì)

　　控制單元要根據(jù)輸入的指令碼產(chǎn)生一系列的控制信號(hào)，用于控制數(shù)據(jù)通路上的多路選擇器和各功能部件，保證每一條指令都能夠正確執(zhí)行。

　　控制單元的輸入信號(hào)必須設(shè)計(jì)為32 bit的指令碼，而輸出信號(hào)則要根據(jù)需要進(jìn)行設(shè)計(jì)。

　　在IF階段，控制單元需要根據(jù)指令的譯碼情況，決定PC的更新值，如果是順序執(zhí)行的指令，則PC自動(dòng)加4，對(duì)于分支和跳轉(zhuǎn)指令，需要發(fā)出跳轉(zhuǎn)指令信號(hào)和分支指令信號(hào)，從而決定PC的更新值。

　　在ID階段，控制單元對(duì)指令進(jìn)行譯碼，根據(jù)指令的操作碼和功能部分，發(fā)出相應(yīng)的控制信號(hào)；根據(jù)指令中的操作數(shù)字段，控制單元給出寄存器號(hào)，從寄存器堆中讀出操作數(shù)送入ID與EXE之間的流水線(xiàn)寄存器。如果發(fā)生數(shù)據(jù)相關(guān)，數(shù)據(jù)前置邏輯產(chǎn)生前置控制信號(hào)。

　　在EXE階段，控制單元給出ALU數(shù)據(jù)來(lái)源的選擇信號(hào)，以及ALU的運(yùn)算選擇信號(hào)，

　　在MEM階段，控制單元需要給出數(shù)據(jù)存儲(chǔ)器的讀寫(xiě)信號(hào)，片選信號(hào)等。存儲(chǔ)器需要向控制單元返回響應(yīng)信號(hào)。

　　在WB階段，控制單元主要控制數(shù)據(jù)的流向，給出多路選擇器的選擇信號(hào)，選擇將存儲(chǔ)器讀出的數(shù)據(jù)或ALU的運(yùn)算結(jié)果寫(xiě)回寄存器組。

　　3.3 數(shù)據(jù)前推技術(shù)的設(shè)計(jì)

　　對(duì)于數(shù)據(jù)競(jìng)爭(zhēng)的檢測(cè)，通過(guò)比較連續(xù)3條指令的寄存器標(biāo)號(hào)，把本條指令的rs和rt及前面2條指令的操作數(shù)結(jié)果寄存器分別進(jìn)行比較，比較器的輸出信號(hào)傳遞到EXE階段用于選擇ALU操作數(shù)的來(lái)源。

　　而對(duì)于LOAD指令發(fā)生的數(shù)據(jù)相關(guān)，必須等到MEM階段完成之后才能得到有效的數(shù)據(jù)，因此發(fā)生數(shù)據(jù)相關(guān)的下一條指令，只能通過(guò)延遲一個(gè)周期才能利用數(shù)據(jù)前置技術(shù)，如果配合MIPS編譯器，通過(guò)使用延遲槽技術(shù)可以解決LOAD類(lèi)型的數(shù)據(jù)相關(guān)。

　　3.4 指令cache的實(shí)現(xiàn)

　　系統(tǒng)實(shí)現(xiàn)了一個(gè)容量為2 KB指令Cache，每個(gè)Cache行為16 B數(shù)據(jù)，這樣可以利用存儲(chǔ)器的16 B的突發(fā)式傳送。采用2路組相聯(lián)方式，支持通寫(xiě)(Write Through)模式。由同步SRAM實(shí)現(xiàn)。

　　數(shù)據(jù)Cache由控制模塊、命中與缺失比較模塊、訪(fǎng)問(wèn)內(nèi)存模塊、替換模塊、輸出模塊組成。其中控制模塊是整個(gè)Cache的主控部件，它控制存儲(chǔ)器和cache協(xié)調(diào)工作:當(dāng)執(zhí)行單元有取指請(qǐng)求時(shí)，以指令的物理地址作為索引看是否命中，如果不命中則控制邏輯啟動(dòng)訪(fǎng)存邏輯到內(nèi)存中去取指，當(dāng)指令取回時(shí)控制邏輯啟動(dòng)替換邏輯對(duì)指令Cache進(jìn)行替換并將指令輸出;如果命中，則將指令輸出。

　　使用VHDL來(lái)設(shè)計(jì)和實(shí)現(xiàn)上述各關(guān)鍵模塊。綜合后的接口信號(hào)圖如圖2所示。

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　　對(duì)關(guān)鍵模塊和其他模塊進(jìn)行融合，最后得到的CPU流水線(xiàn)結(jié)構(gòu)圖如3所示。

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