VerilogHDL綜合性設(shè)計

　　VerilogHDL綜合性設(shè)計

　　1 時鐘安排

　　選用上升沿觸發(fā)的單時鐘信號,盡量不使用混合觸發(fā)的時鐘信號。因為時鐘周期在時序分析的過程中是關(guān)鍵問題,它還影響到時鐘的頻率。使用簡單的時鐘結(jié)構(gòu)利于時鐘信號的分析和保持,避免在時鐘信號上添加buffer,還利于得到更好的綜合結(jié)果。圖1給出了上升沿觸發(fā)的單時鐘信號結(jié)構(gòu)。

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　　盡量避免使用門控時鐘。時鐘門控電路通常與工藝和時序有關(guān),錯誤的時序關(guān)系會導(dǎo)致錯誤的時鐘和脈沖干擾。時鐘的skew會導(dǎo)致hold time的混亂,如圖2所示。此外,門控時鐘會使設(shè)計的可測試性下降。

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　　同時,要避免使用內(nèi)部的寄生時鐘和寄生reset。寄生時鐘不能作為掃描鏈的一部分,所以會使設(shè)計的可測試性下降,綜合約束的設(shè)計難度提高。只有一些低功耗的設(shè)計需要門控時鐘,在頂層模塊中注意要把時鐘或reset電路作為分立模塊。

　　2 綜合代碼

　　使用可綜合的代碼可以提高電路的可測試性,簡化靜態(tài)時序分析,使門級的電路和初始的寄存器級代碼功能一致。

　　利用寄存器代替組合邏輯的反饋,避免使用鎖存器(Latches)。寄存器受到時序邏輯的青睞,它可以維持一致性和綜合的正確性。在設(shè)計中用reset信號來初始化寄存器的信號。在Verilog中不要使用initial語句對信號進行初始化。

　　在每個always塊中,指定完整的敏感信號列表。如果不指定完整的敏感信號,行為級的前端綜合和后端綜合網(wǎng)表的結(jié)果會不符。綜合工具在elaborate設(shè)計時會給出警告。若增加多余的敏感信號則會降低仿真的速度。另外,注意阻塞性賦值和非阻塞性賦值的問題,阻塞性賦值一般用于時序電路中。

　　Case語句相當(dāng)于一個單層的多路器;If-then-else語句相當(dāng)于一個層疊的組合多路器。單一多路器的速度會快一些,所以通常建議使用case語句。避免使用full-case 和parallel_case,這兩種語句會導(dǎo)致在仿真和綜合過程中代碼的解釋出現(xiàn)差異。

　　編寫時序邏輯的代碼要包括狀態(tài)機和一個時序的進程,通過在進程外用assign語句來生成復(fù)雜的內(nèi)部中間變量從而改進代碼的可讀性。使用define語句來定義狀態(tài)向量。把有限狀態(tài)機和非有限狀態(tài)機放在不同的模塊中有利于綜合。

　　在RTL代碼中不要使用任何延遲常量。延遲量不僅會導(dǎo)致在一些環(huán)境中的不正確,還會使得仿真和綜合的結(jié)果不一致,擾亂RTL仿真器代碼的優(yōu)化。