控制模塊 - 可編程DMA控制器IP設(shè)計(jì)

　　3．4 ?Inc／Dec單元

　　因?yàn)樵赟1，S2，S4這三個狀態(tài)，也就是三個周期中，8237A必須執(zhí)行加載，地址改變，恢復(fù)這三個操作，而在部分情況下地址必須要求在S4改變，所以就不能保證一個周期一個操作。這樣就必須以每個通道的當(dāng)前寄存器作為Inc／Dec的源和目的操作數(shù)。

　　如果每個通道的地址和計(jì)數(shù)采用同步計(jì)數(shù)器，該同步計(jì)數(shù)器由每個通道的當(dāng)前寄存器實(shí)現(xiàn)，這樣的話，四個通道的地址和字?jǐn)?shù)計(jì)算就至少需要四個同步計(jì)數(shù)器；那么這個設(shè)計(jì)與直接采用組合邏輯Inc／Dec單元的設(shè)計(jì)相比，就少了一個4路16位的多路選通器。如果按照ASIC庫標(biāo)準(zhǔn)單元設(shè)計(jì)，該多路選通器將占用16X4個CMOS門，同時由于同步計(jì)數(shù)器的進(jìn)位判斷邏輯并本比直接的組合邏輯Inc單元少，所以在假設(shè)門的傳輸延遲滿足工作頻率的情況下，它們都可以采用每級一個與門的邏輯，應(yīng)該為14個二輸入與門與匕個二輸入異或門，每個與門占用兩個CMOS門，每個異或門占用四個CMOS門。這樣采用同步計(jì)數(shù)器將占用Zx4xl4＋4x4xls＝352個CMOS門；采用組合邏輯Inc單元將占用16X4＋Zxl4＋4X15＝152個CMOS門。即使在只有加1邏輯的情況下，同步計(jì)數(shù)器的進(jìn)位判斷邏輯比直接的組合邏輯Inc單元多。如果再加上減1邏輯，同步計(jì)數(shù)器占用的CMOS門將會以接近4倍的關(guān)系和直接的組合邏輯Inc／Dec單元一起增長，所以應(yīng)該采用組合邏輯Inc／Dec單元。

　　當(dāng)然以上的設(shè)計(jì)都是在采用ASIC標(biāo)準(zhǔn)單元庫的情況下，由于采用FPGA實(shí)現(xiàn)時，沒有可以直接利用的MUX單元，4路16位的多路選通器就會占用較多的邏輯資源，同時影響系統(tǒng)頻率的提高，而且FPGA中提供專用的進(jìn)位鏈邏輯來優(yōu)化計(jì)數(shù)器設(shè)計(jì)，所以應(yīng)該采用四個同步計(jì)數(shù)器的設(shè)計(jì)實(shí)現(xiàn)。所以在IP的設(shè)計(jì)中，考慮到實(shí)現(xiàn)目標(biāo)工藝的不同，以及對于系統(tǒng)整體性能的需求不同，提供了可以參數(shù)化選擇的實(shí)現(xiàn)方法。

　　3．5先后觸發(fā)器

　　在8237ADMA控制器中，先后觸發(fā)器的作用就是在系統(tǒng)讀寫DMA中的16位寄存器時，提供高低8位寄存器部分的先后次序控制。

　　設(shè)計(jì)中，對于高低8位寄存器部分的讀寫要根據(jù)先后觸發(fā)器的值進(jìn)行判斷操作。由于整個系統(tǒng)是同步設(shè)計(jì)，就不能采用利用讀寫信號的上升沿直接將先后觸發(fā)器翻轉(zhuǎn)的方法。所以，設(shè)計(jì)中對讀寫信號進(jìn)行邊沿檢測，利用檢測得到的讀寫結(jié)束信號，在時鐘的上升沿將觸發(fā)器翻轉(zhuǎn)。而且，由于并不是所有的對內(nèi)部寄存器的讀寫都需要翻轉(zhuǎn)先后觸發(fā)器，所以還要對地址的進(jìn)行判斷，但是如果在讀寫信號結(jié)束時進(jìn)行檢測，此時的地址可能已經(jīng)改變。所以設(shè)計(jì)中在讀寫信號的開始時就進(jìn)行檢測，并將結(jié)果保存，以供在讀寫信號結(jié)束時判斷是否翻轉(zhuǎn)觸發(fā)器。

　　所以系統(tǒng)中先后觸發(fā)器有四個邊治檢測器，兩個用來檢測端口讀寫信號的開始，兩個用來檢測端口讀寫信號的結(jié)束。

　　3．6連續(xù)傳輸時SI狀態(tài)加載高8位地址控制

　　在DMA連續(xù)傳輸時，當(dāng)?shù)刂返牡?位從ox00向oxFF變化時，或從oxFT向ox00變化時，需要進(jìn)入引狀態(tài)加載已經(jīng)變化了的高8位地址。因?yàn)榈刂芳?減1邏輯不是用計(jì)數(shù)器實(shí)現(xiàn)的，所以無法采用低8位的進(jìn)位借位信號進(jìn)行判斷。設(shè)計(jì)中采用將高8位的最低位值與運(yùn)算后得到的值進(jìn)行異或（XOR），該值的作用就如同進(jìn)位借位標(biāo)志。

　　4、實(shí)現(xiàn)與驗(yàn)證

　　對于可編程DMA控制器IP的設(shè)計(jì)實(shí)現(xiàn)是采用TOp－down設(shè)計(jì)方法，首先建立了一個可供仿真的頂層模型，在仿真環(huán)境中確定了各種控制信號的時序關(guān)系，之后才使用具體的功能電路逐步細(xì)化整個系統(tǒng)。這種設(shè)計(jì)方法，可以在設(shè)計(jì)的初期就能夠發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中存在的錯誤和瓶頸，以避免反復(fù)設(shè)計(jì)。由于可編程DMA控制器IP是同步電路，所以在設(shè)計(jì)中盡量采用各種同步信號，并且采用一些措施來減少組合路徑的延遲，提高系統(tǒng)的工作時鐘頻率，同時消除毛刺，使電路性能更加穩(wěn)定。

　　在設(shè)計(jì)中，作者采用VHDL（VHSIHaldDtSCriptionban－gUage）語言編寫代碼。利用SynoPsys的Design－Analyzer進(jìn)行編譯和綜合。采用iii，nx驗(yàn)證IP正確性，采用Altera的MAX－Plus11進(jìn)行布局布線，選擇ALrFERA的Fled0K30器件，進(jìn)行了片上驗(yàn)證。與ALTERA公司提供的8237AIP進(jìn)行比較，資源占用基本一致，時序分析時性能較好。

　　在進(jìn)行ASIC門級后仿真（P0st－simulation）時，采用的是標(biāo)準(zhǔn)的vrrsLtiny，采用cnosl藝，線寬為o．5微米，具有Sin－of性質(zhì)。提取了布局布線后的各種延遲信息后，在Sn－0PSyS的VSS中進(jìn)行仿真，驗(yàn)證了IP的正確性。

　　5、結(jié)論

　　可編程DMA控制器IP設(shè)計(jì)實(shí)現(xiàn)了IP設(shè)計(jì)的目標(biāo)，即設(shè)計(jì)的重用，實(shí)現(xiàn)了一些相應(yīng)單元模塊的參數(shù)化設(shè)計(jì)。只需要進(jìn)行很少量的參數(shù)修改工作，就可以重構(gòu)一個適用于不同需求的DMA控制器，例如可以將四個通道進(jìn)行裁減。而且可以根據(jù)實(shí)現(xiàn)工藝（ASIC或FPGA）的不同，設(shè)定相應(yīng)參數(shù)，選擇合適的設(shè)計(jì)。

　　國內(nèi)對于IP的設(shè)計(jì)研究還是剛剛開始，通過可編程DMA控制器IP設(shè)計(jì)可以獲得經(jīng)驗(yàn)。在設(shè)計(jì)中作者基本按照TOP－down的設(shè)計(jì)方法。在實(shí)際驗(yàn)證時整個電路的各項(xiàng)參數(shù)都達(dá)到了Intel手冊上提供的參數(shù)，電路工作正常，這說明高層設(shè)計(jì)方法在數(shù)字電路的設(shè)計(jì)工作中是有效的，這個設(shè)計(jì)也作為這方面的一個探索。