Cortex-M3內核的異常處理機制及其新技術研究

 引言

CortexM3是ARM公司第一款基于ARMv7M的微控制器內核，在指令執(zhí)行、異常控制、時鐘管理、跟蹤調試和存儲保護等方面相對于 ARM7有很大的區(qū)別。尤其在異常處理機制方面有很大的改進，其異常響應只需要12個時鐘周期。NVIC（Nested Vectored Interrupt Controller,嵌套向量中斷控制器）是CortexM3處理器的一個緊耦合部件，可以配置1~240個帶有256個優(yōu)先級、8級搶占優(yōu)先權的物理中斷，為處理器提供出色的異常處理能力[1].同時，搶占（preemption）、尾鏈（tailchaining）、遲到 （latearriving）技術的使用，大大縮短了異常事件的響應時間。

異?；蛘咧袛嗍翘幚砥黜憫到y(tǒng)中突發(fā)事件的一種機制。當異常發(fā)生時，CortexM3通過硬件自動將編程計數(shù)器（PC）、編程狀態(tài)寄存器（xPSR）、鏈接寄存器（LR）和R0~R3、R12等寄存器壓進堆棧。在Dbus（數(shù)據(jù)總線）保存處理器狀態(tài)的同時，處理器通過Ibus（指令總線）從一個可以重新定位的向量表中識別出異常向量，并獲取ISR函數(shù)的地址，也就是保護現(xiàn)場與取異常向量是并行處理的。一旦壓棧和取指令完成，中斷服務程序或故障處理程序就開始執(zhí)行。執(zhí)行完ISR,硬件進行出棧操作，中斷前的程序恢復正常執(zhí)行。圖1為CortexM3處理器的異常處理流程[2].

圖1 CortexM3異常處理流程

　　1 CortexM3異常類型

同ARM7相比，CortexM3在異常的分類和優(yōu)先級上有很大的差異，如表1所列。

表1CortexM3異常類型及優(yōu)先級

CortexM3將異常分為復位、不可屏蔽中斷、硬故障、存儲管理、總線故障和應用故障、SVcall、調試監(jiān)視異常、PendSV、 SysTick以及外部中斷等。CortexM3采用向量表來確定異常的入口地址。與大多數(shù)其他ARM內核不同，CortexM3向量表中包含異常處理程序和ISR的地址，而不是指令。復位處理程序的初始堆棧指針和地址必須分別位于0x0和0x4.這些值在隨后的復位中被加載到適當?shù)腃PU寄存器中。向量表偏移控制寄存器將向量表定位在CODE（Flash）或SRAM中。復位時，默認情況下為CODE模式，但可以重新定位。異常被接受后，處理器通過 Ibus查表獲取地址，執(zhí)行異常處理程序。

在CortexM3的優(yōu)先級分配中，較低的優(yōu)先級值具有較高的優(yōu)先級。NVIC將異常的優(yōu)先級分成兩部分：搶占優(yōu)先級（preemption priority）部分和子優(yōu)先級（subpriority）部分，可以通過中斷申請/復位控制寄存器來確定兩個部分所占的比例。搶占優(yōu)先級和子優(yōu)先級共同作用確定了異常的優(yōu)先級。搶占優(yōu)先級用于決定是否發(fā)生搶占，一個異常只有在搶占優(yōu)先級高于另一個異常的搶占優(yōu)先級時才能發(fā)生搶占。當多個掛起異常具有相同的搶占優(yōu)先級時，子優(yōu)先級起作用[3].通過NVIC設置的優(yōu)先級權限高于硬件默認優(yōu)先級。當有多個異常具有相同的優(yōu)先級時，則比較異常號的大小，異常號小的被優(yōu)先激活。

　　2 CortexM3異常處理

2.1 異常的進入

當一個異常出現(xiàn)以后，CortexM3處理器由硬件通過Dbus保存處理器狀態(tài)，同時通過Ibus讀取向量表中的SP,更新PC和LR,執(zhí)行中斷服務子程序。

為了應對堆棧操作階段到來后的更高優(yōu)先級異常，CortexM3支持遲到和搶占機制，以便對各種可能事件做出確定性的響應。

搶占是一種對更高優(yōu)先級異常的響應機制。CortexM3異常搶占的處理過程[2] 如圖2所示。當新的更高優(yōu)先級異常到來時，處理器打斷當前的流程，執(zhí)行更高優(yōu)先級的異常操作，這樣就發(fā)生了異常嵌套。遲到是處理器用來加速搶占的一種機制。如果一個具有更高優(yōu)先級的異常在上一個異常執(zhí)行壓棧期間到達，則處理器保存狀態(tài)的操作繼續(xù)執(zhí)行，因為被保存的狀態(tài)對于兩個異常都是一樣的。但是，NVIC馬上獲取的是更高優(yōu)先級的異常向量地址。這樣在處理器狀態(tài)保存完成后，開始執(zhí)行高優(yōu)先級異常的ISR.

圖2 異常搶占流程

2.2 異常的返回

CortexM3異常返回的操作[2]如圖3所示。當從異常中返回時，處理器可能會處于以下情況之一[4]:

◆ 尾鏈到一個已掛起的異常，該異常比棧中所有異常的優(yōu)先級都高；
◆ 如果沒有掛起的異常，或是棧中最高優(yōu)先級的異常比掛起的最高優(yōu)先級異常具有更高的優(yōu)先級，則返回到最近一個已壓棧的ISR;
◆ 如果沒有異常已經掛起或位于棧中，則返回到Tread模式。

為了應對異常返回階段可能遇到的新的更高優(yōu)先級異常，CortexM3支持完全基于硬件的尾鏈機制，簡化了激活的和未決的異常之間的移動，能夠在兩個異常之間沒有多余的狀態(tài)保存和恢復指令的情況下實現(xiàn)backtoback處理。尾鏈發(fā)生的2個條件[2]:異常返回時產生了新的異常；掛起的異常的優(yōu)先級比所有被壓棧的異常的優(yōu)先級都高。

尾鏈發(fā)生后，CortexM3處理過程如圖3中尾鏈分支所示。這時，CortexM3處理器終止正在進行的出棧操作并跳過新異常進入時的壓棧操作，同時通過Ibus立即取出掛起異常的向量。在退出前一個ISR返回操作6個周期后，開始執(zhí)行尾鏈的ISR.

圖3 異常的返回

　　3 CortexM3和ARM7中斷控制器比較

在過去的十年中，基于ARMv4的ARM7系列微控制器廣泛應用在各個領域。在ARM7系列中，并沒有對中斷進行獨立的服務，而是通過犧牲處理器一定的性能來換取有效的中斷響應和中斷處理機制。CortexM3高度耦合的NVIC可以實現(xiàn)硬件中斷處理，同時支持遲到和尾鏈機制，加快了異常響應的速度，充分發(fā)揮了處理器的性能。

圖4 為CorexM3和ARM7在中斷控制器結構方面的差異。

比較可知，NVIC是直接作為CortexM3處理器的一部分，集成在處理器核內部；而VIC只是游離在ARM7內核的外圍，這樣就必然占用內核資源，影響了處理速度。CortexM3和ARM7中斷控制器在功能和實現(xiàn)方式上的差異如表2所列。

圖4 CortexM3和ARM7中斷控制器結構的差異

表2 CortexM3和ARM7中斷控制器功能和實現(xiàn)方式的差異