基于CPLD和LVPECL的可調窄脈沖信號發(fā)生器設計與實現(xiàn) - 全文

　　超寬帶無線通信技術是目前無線通信領域先進的通信技術之一，它利用極寬頻帶的超窄脈沖進行無線通信，在無載波脈沖體制雷達中被廣泛應用，多年來一直被限定為軍用技術。近年來，隨著電子技術的飛速發(fā)展，在無線通信用戶急增，頻譜資源越來越稀缺，通信容量越來越大以及傳輸速率越來越來高的形勢下，人們對超寬帶技術的認識也更加清楚，它逐步轉入民用階段，用于實現(xiàn)高性能、低成本的無線通信系統(tǒng)。在20世紀60年代，時域電磁學研究工作廣泛開展，人們在對微波網絡由時域脈沖響應所反映的瞬時特性的研究過程中逐漸發(fā)現(xiàn)了超寬帶技術。1962年，惠普公司開發(fā)出取樣示波器，納秒級脈沖的產生方法才得以發(fā)展，當時普遍采用雪崩晶體管或隧道二極管產生脈寬為納秒級的脈沖信號，提供可供分析用的沖激激勵信號，這使得人們能夠正確地觀察和測量微波網絡的沖激響應。能產生幾百毫伏窄脈沖的高速器件有隧道二極管和ECL集成電路，能產生幾十伏到幾百伏的高速器件有雪崩晶體三極管、階越恢復二極管和俘越二極管。但是這些方法設計的窄脈沖發(fā)生器脈寬固定，不能調節(jié)脈寬，給應用帶來不便。為滿足不同應用場合對脈寬的需要，本文設計了基于CPLD和LCPECL的可調窄脈沖發(fā)生器，給實際應用帶來了靈活性而且節(jié)約了成本。

　　1 窄脈沖的技術要求及產生方案

　　由于超寬帶技術廣泛應用于雷達系統(tǒng)，因此其應用環(huán)境就決定了窄脈沖的技術要求。脈沖源性能指標的衡量主要是幅度和脈寬這兩個指標，一般要求幅度要大，這樣探測距離才遠；脈寬要窄，這樣分辨率才高。因此，窄脈沖產生電路的性能與所使用器件的速度有很大關系。

　　目前，產生超寬帶窄脈沖的方法主要有模擬和數(shù)字兩種方法。模擬的方法主要是采用高速的階躍二極管、隧道二極管、雪崩三級管或者微帶線合成的方法產生納秒級、皮秒級的窄脈沖。但由于受管子雜散的影響而導致脈沖不夠理想，加上微帶電路不好調試的原因，數(shù)字方法應運而生。在數(shù)字集成電路中，ECL門電路是速度最快的一種，其優(yōu)點是開關速度高、負載能力強、內部噪聲低，缺點是噪聲容限小、功耗大、需負電源以及輸出電平受溫度影響大。由ECL發(fā)展而來的LVPECL門電路克服了ECL的缺點，采用低電壓正電源、差分輸入輸出傳輸?shù)奶攸c，使其在產生窄脈沖電路方面具有很大優(yōu)勢。同時考慮到適應不同應用場合對脈沖發(fā)生器脈寬的要求，脈寬可調是本設計的一大亮點。因此，本文采用CPLD和LCPECL門電路器件來設計可調窄脈沖發(fā)生器。

　　本方案包括LVPECL窄脈沖產生電路和CPLD控制電路兩部分，利用CPLD提供10 MHz的激勵信號和對延時芯片進行寫延時控制字來產生所需脈寬的窄脈沖信號。系統(tǒng)結構框圖如圖1所示。

　　2 CPLD+LVPECL 可調窄脈沖的原理及硬件電路設計

　　2.1 LVPECL 窄脈沖產生電路原理

　　窄脈沖產生器主要采用LVPECL 延時芯片和與門芯片實現(xiàn)，產生原理框圖如圖2 所示。首先把時鐘信號分成兩路，其中一路不經延時器直接到達高速比較器，另一路經過延時器和反相器再進入高速比較器，經過高速比較器后的兩路時鐘信號進入LVPECL 與門， 輸出的窄脈沖波形如圖3 所示。

　　2.2 LVPECL窄脈沖硬件電路設計

　　經分析比較，LVPECL窄脈沖硬件電路選擇的器件如下：時鐘分配器起到電平轉換和時鐘分配的作用，采用Maxim公司的MAX9323；可編程延時器件采用ON Semiconductor公司的MC100EP195；高速比較器選擇ADI公司的ADCMP567；與門選擇ON Semiconductor公司的MC100EP05作為亞納秒脈沖產生器。LVPECL窄脈沖硬件電路通過兩路實現(xiàn)：一路采用兩片MC100EP195級聯(lián)產生固定延時；另一路采用兩片MC100EP195級聯(lián)產生20 ns范圍內的可編程延時，即可產生20 ns內脈寬可調的窄脈沖信號。

　?。?）時鐘分配及電平轉換電路

　　時鐘分配及電平轉換電路如圖4所示。由于CPLD控制電路產生的10 MHz方波時鐘信號是LVCMOS電平，本脈沖電路采用LVPECL電平，因此需先將LVCMOS電平轉換為LVPECL電平，又由于本電路有兩路信號，因此需進行時鐘分配得到兩路時鐘。Maxim公司的MAX9323的主要功能和特性為低偏移、低抖動，2個LVCMOS輸入時鐘信號中的1個被分配到4個差分LVPECL輸出。1個單邏輯控制信號CLK_SEL選擇2個輸入中的1個。器件工作在3.0 V~3.6 V范圍內，如果采用3.3 V供電，則最多僅消耗25 mA的供電電流。此電路中，CLK_SEL被設置為接地，選擇CLK0時鐘信號輸入，CLK_EN被設置高電平使能4路差分LVPECL 輸出，本電路中只用到2路。根據LVPECL電平驅動要求，其輸出端應通過50 Ω上拉電阻拉到VCC-2 V，即拉到1.3 V。此外，為確保電源穩(wěn)定，采用多個電容旁路對電源去耦。

　?。?）可編程延時電路

　　可編程延時器是窄脈沖產生電路最為關鍵的芯片，ON Semiconductor公司的MC100EP195 10 bit可編程延時線，最小延時步進為10 ps，可產生10 ns范圍內的可編程延時。它采用差分LVPECL輸入輸出，并且LEN具有鎖存D［9：0］10 bit編程數(shù)據的功能，同時D［10］、SETMIN、SETMAX、CASCADE、CASCADE可構成級聯(lián)系統(tǒng)來擴展延時范圍。本電路中用到兩路信號，第1路兩片級聯(lián)，第1片的SETMIN、SETMAX分別與第2片的CASCADE、CASCADE相連，如圖5（a）所示。D［10］是級聯(lián)信號CASCADE的控制引腳，當D［10］為低電平時，CASCADE產生低電平，CASCADE產生高電平，使得片1的SETMIN高電平將產生最小延時，片2的延時由D［9：0］確定；當D［10］為高電平時，CASCADE產生高電平，CASCADE產生低電平，使得片1的SETMAX高電平將產生最大延時，片2的延時由D［9：0］確定，這樣可以將可編程延時范圍擴展到20 ns。但由于芯片本身有2.2 ns的固有傳輸時延，兩片級聯(lián)即有4.4 ns的固有傳輸時延。本脈沖發(fā)生器是將兩路時鐘信號進行比較，為了抵消第一路延時芯片的固有傳輸時延，另一路采用同樣型號的兩片芯片直接相連，并且將兩片延時芯片SETMIN都設置為高電平產生最小延時，如圖5（b）所示，這樣就能夠抵消芯片產生固有傳輸時延，使得兩路時鐘信號的延時差只受延時數(shù)據控制，能夠得到極窄脈沖。根據LVPECL電平驅動要求，其輸出端應通過50 ？贅上拉電阻拉到VCC-2V，即拉到1.3V。

　?。?）高速比較及與門電路

　　高速比較及與門電路主要由高速比較器、LVPECL與門和RC微分電路3部部分組成，如圖6所示。由于時鐘信號經過一段傳輸距離后，信號的邊沿會產生惡化和畸變，為了保證時鐘信號邊沿的陡峭，高速比較器ADCMP567對經過延時后的兩路時鐘信號進行整形，使得與門的輸出不會有干擾脈沖的出現(xiàn)。ADCMP567是雙通道高速比較器，具有比較模式和鎖存模式兩種工作模式。本電路中的兩個通道都使用比較模式，使得輸出信號能實時反映輸入信號比較的結果，這通過將LEA和LEB接高電平VCC（3.3 V），將LEA和LEB接VCC-2.0 V（1.3 V）實現(xiàn)。將輸出的兩路LVPECL信號送入與門芯片進行“與”運算即可得到窄脈沖，不同的延時差能產生不同脈寬的窄脈沖。最后，通過RC微分電路就可以得到一階高斯窄脈沖。不同脈寬的脈沖信號經過微分后得到的一階高斯窄脈沖的正脈沖部分和負脈沖部分在拐點處延時不同，會導致波形的不連續(xù)性和失真，這與RC微分電路充放電時間常數(shù)t有關，t應該滿足和脈沖寬度tw相當，這樣就能保證波形的連續(xù)性，減小失真。因此可以采用可調電容，以滿足不同脈寬的需要，得到波形良好的一階高斯脈沖。

　　2.3 CPLD控制電路

　　CPLD控制電路要提供多種功能：為本振PLL模塊提供SPI串行接口；為窄脈沖發(fā)生器提供10 bit并行接口；產生兩路10 MHz的方波信號，一路為窄脈沖發(fā)生器提供激勵信號，另一路為接收端的A/D采樣提供同步時鐘；提供按鍵控制電路以及與PC串口進行串行通信。CPLD芯片采用Altera公司MAX-II系列的EPM240T100C3，該芯片支持ISP編程和JTAG調試，外圍電路簡單可靠。通過對外部50 MHz有源晶振產生的時鐘進行5分頻，得到10 MHz的方波信號用于激勵窄脈沖。同時，掃描鍵盤判斷是否有外部按鍵輸入，如果有，則根據不同的按鍵選擇不同的延時控制字，將其通過10 bit并行接口送入可編程延時芯片MC100EP195以產生不同的延時信號，這樣便能產生不同脈寬的窄脈沖信號。圖7為CPLD控制總體框圖。

　　3 CPLD+LVPECL可調窄脈沖的測試

　　根據以上方案和電路，制作了圖8所示的可調窄脈沖發(fā)生器。使用Agilent公司16903A邏輯分析儀測試LVPECL與門電路后的不同延時的脈沖信號如圖9所示。

　　從圖10（a）中可以看出，此脈沖波形的峰峰值幅度約為390 mV，脈沖寬帶約為635 ps；從圖10（b）的頻譜圖可知，信號10 dB帶寬約為1.3 GHz，中心頻率為800 MHz左右，頻譜能量最高點對應的功率為-43 dBm。為了達到所需功率，可以接功率放大器進行放大滿足發(fā)射功率的需要。

　　針對用模擬的方法或數(shù)字固定延時的方法產生超寬帶窄脈沖脈寬不可調的缺點，本方案采用CPLD對可編程延時芯片寫延時控制字來產生不同脈寬的窄脈沖信號。本系統(tǒng)可實現(xiàn)500 ps~20 ns范圍內脈寬可調、幅度約為400 mV的脈沖信號?；贑PLD+LVPECL門電路的可調窄脈沖產生器為獨立系統(tǒng)，能夠滿足不同應用場合的需求。