FPGA實(shí)戰(zhàn)開發(fā)技巧（5）

一般來講，添加約束的原則為先附加全局約束，再補(bǔ)充局部約束，而且局部約束比較寬松。其目的是在可能的地方盡量放松約束，提高布線成功概率，減少ISE 布局布線時(shí)間。典型的全局約束包括周期約束和偏移約束。在添加全局時(shí)序約束時(shí)，需要根據(jù)時(shí)鐘頻率劃分不同的時(shí)鐘域，添加各自的周期約束；然后對(duì)輸入輸出端口信號(hào)添加偏移約束，對(duì)片內(nèi)邏輯添加附加約束。

1．周期約束

周期約束是附加在時(shí)鐘網(wǎng)路上的基本時(shí)序約束，以保證時(shí)鐘區(qū)域內(nèi)所有同步組件的時(shí)序滿足要求。在分析時(shí)序時(shí)，周期約束能自動(dòng)處理寄存器時(shí)鐘端的反相問題，如果相鄰的同步元件時(shí)鐘相位相反，則其延遲會(huì)被自動(dòng)限制為周期約束值的一半，這其實(shí)相當(dāng)于降低了時(shí)鐘周期約束的數(shù)值，所以在實(shí)際中一般不要同時(shí)使用時(shí)鐘信號(hào)的上升沿和下降沿。

硬件設(shè)計(jì)電路所能工作的最高頻率取決于芯片內(nèi)部元件本身固有的建立保持時(shí)間，以及同步元件之間的邏輯和布線延遲。所以電路最高頻率由代碼和芯片兩部分共同決定，相同的程序，在速度等級(jí)高的芯片上能達(dá)到更高的最高工作頻率；同樣，在同一芯片內(nèi)，經(jīng)過速度優(yōu)化的代碼具有更高的工作頻率，在實(shí)際中往往取二者的平衡。

在添加時(shí)鐘周期之前，需要對(duì)電路的期望時(shí)鐘周期有一個(gè)合理的估計(jì)，這樣才不會(huì)附加過松或過緊的周期約束，過松的約束不能達(dá)到性能要求，過緊的約束會(huì)增加布局布線的難度，實(shí)現(xiàn)的結(jié)果也不一定理想。常用的工程策略是：附加的時(shí)鐘周期約束的時(shí)長為期望值的90%，即約束的最高頻率是實(shí)際工作頻率的110% 左右。

附加時(shí)鐘周期約束的方法有兩個(gè)：一是簡易方法，二是推薦方法。簡易方式是直接將周期約束附加到寄存器時(shí)鐘網(wǎng)線上，其語法如下所示：

[ 約束信號(hào)] PERIOD = { 周期長度} {HIGH | LOW} [ 脈沖持續(xù)時(shí)間];其中，[] 內(nèi)的內(nèi)容為可選項(xiàng)，{} 中的內(nèi)容為必選項(xiàng)，“|”表示選擇項(xiàng)。[ 約束信號(hào)] 可為“Net net_name”或“TIMEGRP group_name”，前者表示周期約束作用到線網(wǎng)所驅(qū)動(dòng)的同步元件上，后者表示約束到TIMEGRP所定義的信號(hào)分組上( 如觸發(fā)器、鎖存器以及RAM 等)。{ 周期長度} 為要求的時(shí)鐘周期，可選用ms、s、ns以及ps 等單位，默認(rèn)值為ns，對(duì)單位不區(qū)分大小寫。{HIGH | LOW} 用于指定周期內(nèi)第一個(gè)脈沖是高電平還是低電平。[ 脈沖持續(xù)時(shí)間] 用于指定第一個(gè)脈沖的持續(xù)時(shí)間，可選用ms、s、ns 以及ps 等單位，默認(rèn)值為ns，如果缺省該項(xiàng)，則默認(rèn)為50% 的占空比。如語句：

Net“ clk_100MHz” period = 10ns High 5ns;

指定了信號(hào)clk_100MHz 的周期為10ns，高電平持續(xù)的時(shí)間為5ns，該約束將被添加到信號(hào)clk_100MHz所驅(qū)動(dòng)的元件上。

推薦方法常用于約束具有復(fù)雜派生關(guān)系的時(shí)鐘網(wǎng)絡(luò)，其基本語法為：

TIMESPEC“ TS_identifier” = PERIOD“ TNM_reference” {周期長度}

{HIGH | LOW} [ 脈沖持續(xù)時(shí)間];

其中，TIMESPEC 是一個(gè)基本時(shí)序相關(guān)約束，用于標(biāo)志時(shí)序規(guī)范?！癟S_identifier”由關(guān)鍵字TS 和用戶定義的identifier 表示，二者共同構(gòu)成一種時(shí)序規(guī)范，稱為TS 屬性定義，可在約束文件中任意引用，大大地豐富了派生時(shí)鐘的定義。在使用時(shí)，首先要定義時(shí)鐘分組，然后再添加相應(yīng)的約束，如：

NET“ clk_50MHz” =“ syn_clk”;

TIMESPECT“ TS_syn_clk” = PERIOD“ syn_clk” 20 HIGN 10;

TIMESPEC 利用識(shí)別符定義派生時(shí)鐘的語法為：

TIMESPEC“ TS_identifier2” = PERIOD“ timegroup_name” “ TS_identifier1”

[* | /] 倍數(shù)因子 [+| -] phasevalue [ 單位]

其中，TS_identifier2 是要派生定義的時(shí)鐘，TS_identifier1 為已定義的時(shí)鐘，“倍數(shù)因子”用于給出二者周期的倍數(shù)關(guān)系，phasevalue 給出二者之間的相位關(guān)系。如：

定義系統(tǒng)時(shí)鐘clk_syn ：

TIMESPEC“ clk_syn” = PERIOD“ clk” 5ns;

下面給出其反相時(shí)鐘clk_syn_180 以及2 分頻時(shí)鐘clk_syn_half ：

TIMESPEC“ clk_syn_180” = PERIOD“ clk_180” clk_syn PHASE + 2.5ns;

TIMESPEC“ clk_syn_180” = PERIOD“ clk_half” clk_syn / 2;

2．偏移約束

偏移約束也是一類基本時(shí)序約束，規(guī)定了外部時(shí)鐘和數(shù)據(jù)輸入輸出引腳之間的相對(duì)時(shí)序關(guān)系，只能用于端口信號(hào)，不能應(yīng)用于內(nèi)部信號(hào)，包括OFFSET_IN_BEFORE，OFFSET_IN_AFTER，OFFSET_OUT_BEFORE，OFFSET_OUT_ AFTER 等4 類基本約束。偏移約束的基本語法為：

OFFSET = [IN | OUT]“ offset_time” [units] {BEFORE | AFTER}“ clk_name”

[TIMEGRP“ group_name”];

其中[IN | OUT] 說明約束的是輸入還是輸出?！皁ffset_time”為數(shù)據(jù)和有效時(shí)鐘沿之間的時(shí)間差，{BEFORE| AFTER} 表明該時(shí)間差是在有效時(shí)鐘之前還是之后，“clk_name”為有效時(shí)鐘的名字，[TIMEGRP “group_name”] 是用戶添加的分組信號(hào)，在缺省時(shí)，默認(rèn)為時(shí)鐘clk_name 所驅(qū)動(dòng)的所有觸發(fā)器。偏移約束通知布局布線器輸入數(shù)據(jù)的到達(dá)時(shí)刻，從而可準(zhǔn)確調(diào)整布局布線的過程，使約束信號(hào)建立時(shí)間滿足要求。

1)“OFFSET IN”偏移約束