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電子發(fā)燒友網(wǎng)>可編程邏輯>FPGA/ASIC技術(shù)>FPGA VI或程序生成規(guī)范的引用的基礎(chǔ)教程

FPGA VI或程序生成規(guī)范的引用的基礎(chǔ)教程

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labview生成exe程序時(shí)不存在子vi

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2015-04-02 14:51:23

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labview生成exe之后出現(xiàn)的問題,求助?。?!

大佬們,labview項(xiàng)目里有一個vi里面設(shè)置了一個按鈕可以出現(xiàn)彈窗vi,紫色箭頭里面放的是彈窗vi的路徑,生成exe之后,原程序中紅色箭頭位置的引用在exe中無法使用,這個要咋解決啊?
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labview生成的一個簡單的 exe,能 反過來 看到 vi 嗎?

從網(wǎng)上下了文檔,是labview生成的 一個exe 文件,想看到程序框圖,怎么辦? 能 通過 VI引用什么途徑,看到 vi程序框圖?求大神 ,能嗎
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labview中如何生成帶有數(shù)組輸出的DLL?

在labview中編程,其輸出有數(shù)組,如圖左上所示,生成了數(shù)組值【5,10,15】;將程序通過項(xiàng)目中的程序生成規(guī)范生成共享庫DLL文件,如圖右邊所示;然后將生成的DLL在labview中進(jìn)行調(diào)用,在
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labview在FPGA生成的無程序框圖的vi,調(diào)用的時(shí)候無法進(jìn)行編譯?

為什么我在FPGA生成的無程序框圖的vi,再調(diào)用生成vi時(shí),無法進(jìn)行編譯呢?
2020-06-22 17:02:05

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轉(zhuǎn)載自網(wǎng)絡(luò),非原創(chuàng)如下圖。我們有一個VI,叫 未命名1.vi。還有一個vi,叫未命名2.vi現(xiàn)在,我在 1.vi里要對2.vi的字符串控件進(jìn)行寫入??梢允褂孟聢D方式。首先利用打開vi引用,獲取2.vi引用。然后利用調(diào)用節(jié)點(diǎn),對控件值寫入,然后關(guān)閉引用。lv8.6版本:
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labview應(yīng)用程序調(diào)用外部vi的問題

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在大規(guī)模的復(fù)制程序時(shí),要在每臺PC機(jī)上安裝labview是一個浪費(fèi)時(shí)間的事情,而生成安裝包后就不用在安裝labview浪費(fèi)時(shí)間了具體步奏,文字+上圖:打開項(xiàng)目瀏覽器——程序生成規(guī)范+鼠標(biāo)右擊——新建
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問個問題,我有兩個vi,vi1和vi2,能不能把vi1中的控件值引用vi2中,困惑我很久了,希望給我個例子,感激不盡
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這是我在咱這論壇里下載的一個最大化最小化居中的一個Vi,但是老是提示我VI引用無效是什么鬼。下面是站內(nèi)連接 https://bbs.elecfans.com/jishu_582268_1_18.html
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求助,有沒有辦法從配置工具添加#include 外部引用到“生成的代碼”?

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求指點(diǎn),怎樣調(diào)用基于VI引用的二維積分?

傳值,然后用VI的靜態(tài)VI引用進(jìn)行積分,接線如下:就老是提示函數(shù)沖突??墒钱?dāng)被積函數(shù)里面沒有需要主VI傳值的時(shí)候,就不會有連線錯誤了,但是現(xiàn)在必須要在主函數(shù)里傳值給被積函數(shù),要怎么解決呢?跪求指導(dǎo)。。。。。。謝謝了。。。。。。
2012-12-28 10:37:24

引用的方法向子VI的事件結(jié)構(gòu)傳遞事件源的問題

本帖最后由 gn165625076 于 2014-1-5 14:21 編輯 上層VI向子VI即時(shí)傳遞數(shù)據(jù),可通過引用的方法。但是事件結(jié)構(gòu)只能讀取控件的值,卻不能讀取引用控件所引用的值,如果放在循環(huán)中賦值給indicator,就失去事件結(jié)構(gòu)的意義了。想請教下如何解決。
2014-01-05 12:30:23

繪制標(biāo)尺 VI繪制標(biāo)尺 VI

大家?guī)兔匆幌?,誰的labview的程序面板里的編程——圖像與聲音——圖片函數(shù)里有一個叫繪制標(biāo)尺 VI繪制標(biāo)尺 VI程序VI?小弟急需這個vi進(jìn)行繪制,萬分感謝!?。。。。。。。?!
2013-08-27 14:43:32

榮小菜補(bǔ)鈣記第16期:內(nèi)存優(yōu)化之?dāng)?shù)據(jù)值引用

可以有效釋放冗余內(nèi)存,不過這屬于主動釋放了。 3.Queue傳值替代方案很容易想到,隊(duì)列就是不錯的選擇,Demo演示如下,480 MB的數(shù)據(jù)生成后直接入隊(duì)列,傳遞隊(duì)列引用至子Vi中進(jìn)行數(shù)據(jù)處理,而這
2021-03-05 23:45:46

獲取前面板所有控件的引用

寫了一個能夠獲得三層選項(xiàng)卡控件引用程序。首先把之前能夠獲得一層引用程序做成子VI,然后新建一個VI,將子VI重復(fù)運(yùn)行三次,如下圖。 測試結(jié)果如下圖。 我還做了一個“獲取二層”的VI,因此這是一個對比
2017-05-17 23:38:58

被調(diào)用子VI如何獲取父VI引用

我在父VI(一級界面)中,放置了'子界面'控件,并在其中插入了一個子VI(二級界面)。問題:我希望可以在子界面中獲取父界面(一級界面)的引用。PS1:如何獲取已經(jīng)
2020-06-04 14:14:16

請教一下關(guān)于軟件設(shè)置的問題

就是如下圖別人的軟件都有“依賴關(guān)系,程序生成規(guī)范”這個選項(xiàng)為什么我的沒有,(同一個安裝包)
2018-10-29 17:09:47

請問如何引用當(dāng)前主VI的路徑下的子VI...

各位大神,我想問一下,如果我的主VI在《C:\Users\Administrator\Desktop\labview》路徑中,我的三個子VI也是在這里,但是我想各自引用這三個子VI,有什么辦法可以
2014-08-27 21:05:24

請問怎么在1號.vi里面獲取3號.vi引用

有1號 .vi動態(tài)調(diào)用2號.vi,2號vi動態(tài)調(diào)用3號.vi,如今三個vi均在內(nèi)存中打開,請問怎么在1號.vi里面獲取3號.vi引用
2018-10-18 19:50:32

調(diào)用dll文件,生成exe后就失效了

在源程序中調(diào)用dll文件,其功能可以正常使用。生成可執(zhí)行文件后就沒用了,為什么。已經(jīng)在生成規(guī)范中將該dll文件放入了始終包括中
2018-10-11 21:08:50

通用VI引用句柄在哪里?

通用VI引用句柄(圖中紅框)在選板的什么地方?找了半天沒找到
2016-11-12 10:37:26

靜態(tài)VI引用

誰能簡單介紹一下靜態(tài)VI引用的作用?英文捉雞。。
2015-03-24 16:45:37

創(chuàng)建和編輯VI程序、及建立和調(diào)用子VI

創(chuàng)建和編輯VI程序、及建立和調(diào)用子VI 一、實(shí)驗(yàn)室名稱:虛擬儀器實(shí)驗(yàn)室             &nb
2009-06-22 09:01:365925

VI圖標(biāo)和連線板

當(dāng)一個VI A.viVI B.vi 中使用,就稱A.vi為B.vi的子VI,B.vi為A.vi的主VI。子VI 相當(dāng)于文本編程語言中的子程序。 在主VI程序框圖中雙擊子VI的圖標(biāo)時(shí),將出現(xiàn)該子VI 的前面板和程序框圖。在
2013-09-12 10:41:3133

基于Labview的程序設(shè)計(jì)一個具有一定功能的VI

基于Labview的程序設(shè)計(jì)一個具有一定功能的VI。 本次設(shè)計(jì)是創(chuàng)造一個子VI實(shí)現(xiàn)數(shù)組的選轉(zhuǎn),然后調(diào)用此子VI再加上條件結(jié)構(gòu)和循環(huán)結(jié)構(gòu)實(shí)現(xiàn)數(shù)組順時(shí)針逆時(shí)針的選擇和角度的選擇。
2015-12-21 18:24:490

條形碼的生成VI

條形碼的生成VI,感興趣的可以瞧一瞧!
2017-01-14 02:49:0576

FPGA模塊里的Xilinx Vivado選項(xiàng)頁包括哪些項(xiàng)目

兩種方式可顯示該頁面: 右鍵單擊項(xiàng)目瀏覽器窗口中FPGA終端下的程序生成規(guī)范,從快捷菜單中選擇新建?編譯,打開編譯屬性對話框。在類別列表中選擇Xilinx選項(xiàng),可顯示該頁。 如FPGA程序生成規(guī)范
2017-11-17 19:07:062047

FPGA創(chuàng)建一個程序生成規(guī)范

編譯FPGA VIFPGA應(yīng)用前必須創(chuàng)建一個程序生成規(guī)范
2017-11-18 02:46:52706

FPGA接口VI和函數(shù)中關(guān)閉FPGA VI引用的執(zhí)行詳解

所屬選板: FPGA接口VI和函數(shù) 必需: FPGA接口 關(guān)閉FPGA VI引用并可選擇重置該VI的執(zhí)行。默認(rèn)情況下,“關(guān)閉FPGA VI引用”函數(shù)可關(guān)閉FPGA VI引用并重置FPGA VI
2017-11-18 05:02:191856

FPGA VI中不同的Xilinx內(nèi)核生成器IP設(shè)計(jì)實(shí)現(xiàn)與子模板說明

。 使用Xilinx內(nèi)核生成器IP函數(shù)實(shí)現(xiàn)FPGA VI中不同的Xilinx內(nèi)核生成器IP。LabVIEW使用IP集成節(jié)點(diǎn)實(shí)現(xiàn)上述函數(shù)。函數(shù)名稱和說明來自于Xilinx數(shù)據(jù)表。單擊Xilinx內(nèi)核生成器配置對話框的數(shù)據(jù)表按鈕,了解IP內(nèi)核的詳細(xì)信息。 選板隨終端變化且僅顯示FPGA設(shè)備系列支持的IP。
2017-11-18 05:54:051286

集成Xilinx內(nèi)核生成器IP至FPGA VI詳細(xì)步驟

LabVIEW使用IP集成節(jié)點(diǎn)方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加Xilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個空白VI,并顯示VI
2017-11-18 05:56:221746

采用流水線進(jìn)行FPGA VI吞吐量優(yōu)化設(shè)計(jì)

流水線是一種可用于增強(qiáng)FPGA VI吞吐量的技術(shù)。在流水線設(shè)計(jì)中,用戶可利用FPGA的并行處理功能提高順序代碼的有效性。如要實(shí)現(xiàn)流水線,必須將代碼拆分為不同的級并連線每級的輸入和輸出端至循環(huán)中的反饋
2017-11-18 06:02:013248

FPGA中主控VI等待和確認(rèn)信號終端與等待和確認(rèn)多個中斷步驟教程

和確認(rèn)信號終端 按照下列步驟在主控VI中等待和通知信號中斷 1、打開至FPGA VI引用或位文件。 2、在數(shù)據(jù)流中需要主控VI等待來自FPGA VI的中斷的位置,添加調(diào)用方法函數(shù)至主控VI程序框圖。請確保連線FPGA VI引用輸入輸入端。
2017-11-18 06:04:201716

LabVIEW的登錄主程序和子VI程序運(yùn)行的詳細(xì)概述

LabVIEW【登錄程序】:利用LaBVIEW簡單的比較判斷,當(dāng)密碼正確時(shí),進(jìn)入下一個子VI程序運(yùn)行。
2018-06-01 11:00:0071

FPGA的硬件基礎(chǔ)教程免費(fèi)下載

本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的硬件基礎(chǔ)教程免費(fèi)下載包括了:1、 FPGA 的發(fā)展歷史,2、 FPGA 的結(jié)構(gòu),3、 FPGA 芯片選型
2020-12-09 13:47:5038

16位CRC驗(yàn)證碼生成VI工具下載

16位CRC驗(yàn)證碼生成VI工具下載
2021-03-22 10:40:5250

批量破解VI密碼、加密和移除VI面板的應(yīng)用程序

批量破解VI密碼、加密和移除VI面板的應(yīng)用程序
2021-07-08 09:33:1197

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