VHDL 語(yǔ)言編程 - 基于FPGA乘法器的FIR 低通濾波器整體設(shè)計(jì)

　　采樣模塊利用VHDL 語(yǔ)言進(jìn)行編寫(xiě)，利用狀態(tài)機(jī)實(shí)現(xiàn)，在模塊中采用4 個(gè)狀態(tài)來(lái)實(shí)現(xiàn)采樣和濾波，第1 個(gè)狀態(tài)為采樣，只要判斷rdy 上升沿信號(hào)就利用寄存器進(jìn)行采樣，并給寄存器賦值; 第2 個(gè)狀態(tài)取出對(duì)應(yīng)的濾波系數(shù); 第3 個(gè)狀態(tài)為產(chǎn)生乘法器時(shí)鐘clk，且計(jì)數(shù)器counter 加1; 第4 個(gè)狀態(tài)判斷計(jì)數(shù)器是否加到60，如果是則跳出采集，輸出濾波結(jié)果，其采集和控制流程圖如圖4 所示。

　　采樣模塊當(dāng)中還包括60 個(gè)濾波系數(shù)，濾波器系數(shù)由Matlab 產(chǎn)生，Matlab 中FDATool（ Filter Design ＆ Analysis Tool） 是Matlab 信號(hào)處理工具箱專(zhuān)用的濾波器設(shè)計(jì)分析工具，操作簡(jiǎn)單、靈活，可以采用多種方法設(shè)計(jì)FIR 濾波器。本文設(shè)計(jì)的FIR 濾波器為60 階，采樣率為10 kHz，截止頻率為200 Hz 的FIR 低通濾波器，通帶內(nèi)紋波抖動(dòng)為1 dB，阻帶下降60 dB，并將其系數(shù)量化成16 bit 后保存到COE文件中。本設(shè)計(jì)當(dāng)中濾波系數(shù)擴(kuò)大32 767 倍，具體的量化過(guò)程如下：

　　量化后的數(shù)據(jù)為10 進(jìn)制數(shù)，需轉(zhuǎn)化為二進(jìn)制數(shù)，并將十進(jìn)制的負(fù)數(shù)轉(zhuǎn)化為二進(jìn)制補(bǔ)碼形式才可以用于乘法器進(jìn)行相乘。在采樣模塊當(dāng)中，定義了一個(gè)可以存60 個(gè)系數(shù)數(shù)組的寄存器，F(xiàn)IR 濾波器系數(shù)就存在于60 個(gè)數(shù)組當(dāng)中，在運(yùn)算中可以靈活取出濾波系數(shù)進(jìn)行相乘。

　　3. 2 乘法器

　　Xilinx FPGA 開(kāi)發(fā)環(huán)境軟件自帶的18 位乘法器模塊MULT18 ×18SIO 如圖5 所示，該乘法累加器A（ 17： 0） 為AD 轉(zhuǎn)換后的數(shù)據(jù)輸入端口，B（ 17： 0） 為濾波系數(shù)輸入端口，C 端口為乘法器時(shí)鐘clk 輸入端，上升沿有效，CE 為使能端高電平有效，R 端為復(fù)位端低電平有效，P（ 35： 0）為濾波器數(shù)據(jù)輸出端。因?yàn)镸ULT18 × 18SIO 乘法器為FPGA 內(nèi)部自帶的硬核資源，可以直接調(diào)用，因此幾乎不占用任何FPGA 資源，并且可以提高乘法速度，只要在clk端給予一個(gè)上升沿就可以對(duì)其操作，使用起來(lái)方便、快捷。

　　3. 3 累加和模塊

　　累加和模塊主要對(duì)乘法結(jié)果進(jìn)行累加，在累加模塊中定義一個(gè)36 位的寄存器，在累加上升沿脈沖到來(lái)時(shí)對(duì)乘法器輸出的結(jié)果進(jìn)行累加，一共進(jìn)行59 次累加，累加后的結(jié)果送入36 位數(shù)據(jù)拆分模塊，拆分成5 byte 的數(shù)據(jù)壓入FIFO 進(jìn)行發(fā)送，上位機(jī)通過(guò)FT245 讀取到濾波數(shù)據(jù)。

　　4 試驗(yàn)驗(yàn)證

　　針對(duì)FIR 濾波器電路系統(tǒng)，設(shè)計(jì)了一個(gè)專(zhuān)門(mén)與配套USB 接口FT245 通信的軟件，該軟件能讀取USB 數(shù)據(jù)，并把USB 數(shù)據(jù)保存在以DAT 為后綴名的文件中。用該軟件對(duì)該數(shù)據(jù)進(jìn)行還原轉(zhuǎn)化，即可得到其電壓值，并能通過(guò)軟件把結(jié)果顯示出來(lái)。

　　用信號(hào)發(fā)生器同時(shí)給濾波器系統(tǒng)發(fā)送頻率為100 Hz（ 小于200 Hz） 和250 Hz，幅值為0 ～ + 5 V 正弦波輸入信號(hào)，正弦波信號(hào)經(jīng)過(guò)信號(hào)調(diào)理及AD 轉(zhuǎn)換后由FPGA 進(jìn)行FIR 低通濾波，最終通過(guò)USB 接口將數(shù)據(jù)傳輸?shù)接?jì)算機(jī)的上位機(jī)當(dāng)中。讀取到的濾波數(shù)據(jù)如圖6 所示，圖中陰影部分為一個(gè)濾波數(shù)據(jù)值007F00A59F，轉(zhuǎn)化為電壓值過(guò)程如下： 007F00A59F 轉(zhuǎn)化為十進(jìn)制數(shù)，得到N =2 130 748 831，由量化過(guò)程得到傳遞值f = 524 062（ 32 767除以最大系數(shù)得到） ，則AD 輸出值x = N/f = 4 065，那么電壓值V = （ 4 065 /4 095 ×2. 5） V =2. 48 V，則輸入電壓值Vin = （ 2. 48 ×2） V =4. 96 V。

　　根據(jù)以上轉(zhuǎn)換關(guān)系，利用上位機(jī)軟件對(duì)讀取到的數(shù)據(jù)進(jìn)行曲線繪制，所得到的曲線為0 ～ +5 V 正弦波，如圖7 所示。由試驗(yàn)數(shù)據(jù)可知，頻率大于200 Hz 的信號(hào)幅值經(jīng)過(guò)濾波器后受到衰減，不能通過(guò)FIR 低通濾波器，低于200 Hz 的信號(hào)卻能順利通過(guò)濾波器，可見(jiàn)所設(shè)計(jì)的濾波器滿足要求。

　　5 小結(jié)

　　試驗(yàn)結(jié)果表明，基于FPGA 乘法器的FIR 濾波器在采樣控制、數(shù)字信號(hào)處理等方向，相比傳統(tǒng)FPGA 的FIR 濾波器設(shè)計(jì)具有簡(jiǎn)單、快捷且有更高的執(zhí)行效率和速度的特點(diǎn)。在該設(shè)計(jì)當(dāng)中，F(xiàn)PGA 的資源占用率只有10%，留有足夠的資源以設(shè)計(jì)其他邏輯電路功能?；贔PGA乘法器的FIR 濾波器高速、高靈活性的優(yōu)點(diǎn)，使其可廣泛應(yīng)用于高速數(shù)字信號(hào)處理領(lǐng)域。