一種高可靠刀閘接口箱控制器的設計

數(shù)字化變電站的核心思想是設備智能化、信息互動化、控制網(wǎng)絡化、功能一體化、狀態(tài)可視化，最終實現(xiàn)高可靠的堅強智能電網(wǎng)。數(shù)字化變電站與傳統(tǒng)變電站相比在間隔層和一次設備之間增加了一個強大的過程層業(yè)務單元，可以把現(xiàn)有一次設備接入數(shù)字化變電站。過程層主要設備為智能接口單元：包含斷路器操作箱和刀閘接口控制箱，本文介紹刀閘接口控制箱的實現(xiàn)。

刀閘接口箱用來控制隔離開關(guān)，其可靠性成為數(shù)字化站檢修的關(guān)鍵部位，因此需要設計一種高可靠裝置以防止帶負荷拉、合隔離開關(guān)，帶電合接地刀閘，帶接地線(接地刀閘)合斷路器(隔離開關(guān))。裝置還要滿足智能控制、通訊以保障符合IEC61850標準運行。本文介紹利用雙FPGA實現(xiàn)刀閘接口箱的高可靠性以及通訊控制的設計方法。

1 系統(tǒng)設計

一個220 kV斷路器需要7個隔離刀閘，一個隔離刀閘需要6個開關(guān)量采集點以及1組帶閉鎖的組合觸點。6個開關(guān)量分別用于采集三相刀閘的的開和關(guān)位置信息。刀閘接口控制箱除實現(xiàn)上述功能外，還具備信號指示燈控制、多種自檢功能、通訊控制、現(xiàn)場狀態(tài)信號采集和上傳、上級控制命令接收、解析、執(zhí)行等，其功能框圖如圖1所示。為了實現(xiàn)高可靠性控制，邏輯上采用了雙FPGA控制，驅(qū)動電路上采用獨立雙啟動，采用多繼電器“邏輯與”組合實現(xiàn)出口控制。防止刀閘檢修時隔離開關(guān)誤閉合導致人員傷亡事件發(fā)生。

1．1 硬件實現(xiàn)方案

數(shù)字量開入用于采集現(xiàn)場信號狀態(tài)和邏輯控制硬壓板，開入電路均具備一定的抗干擾能力；出口電路具備7路分閘、7路合閘以及7路閉鎖用于執(zhí)行相應的回路分閘與合閘。開入和出口均有強弱電隔離回路，能夠保障4級快速瞬變和浪涌4級抗擾度實驗。光收發(fā)通道用于實現(xiàn)遠動控制，實現(xiàn)現(xiàn)場數(shù)據(jù)和裝置狀態(tài)量上傳和接收控制命令，實現(xiàn)刀閘分合操作。還有14路指示燈用于指示分合閘位置和裝置運行狀態(tài)。裝置還有一個CPU單元用于數(shù)據(jù)運算和解析執(zhí)行命令。CPU單元與第一個FPGA之間通過串口交換數(shù)據(jù)，通過GPIO與第二個FPGA交換數(shù)據(jù)和命令。兩塊FPGA獨立啟動和出口；然后再把出口繼電器觸點進行邏輯組合實現(xiàn)更高等級的可靠傳動。出口自檢回路包括啟動自檢、擊穿自檢和斷線自檢。其中啟動和斷線故障立即報警，擊穿故障時立即閉鎖出口。硬件設計的核心為兩塊相同的FPGA，該裝置的所有邏輯功能都是利用這兩塊FPGA芯片實現(xiàn)。該芯片選用XILINX的XC3S50AN，擁有50 k個系統(tǒng)門、1 584個邏輯單元、1 MbitFlashROM、65 KRAM、3個乘法器、2個DCM時鐘管理器；最大可提供144個IO口。該芯片還具有低功耗、靈活的信號電平兼容性；內(nèi)核1．2 V、IO為3．3 VTTL支持5 V容限輸入。PU單元采用具備串口和GPIO的單元，限于篇幅這里不作介紹，本方案重點是采用先進的出口自檢、啟動以及出口邏輯組合；FPGA的系統(tǒng)設計方案：電源管理、復位電路、時鐘分配以及FPGA配置電路的設計。

1．2 電源、復位及時鐘系統(tǒng)的設計方案

本裝置需要以下等級電源：24 V電源為出口繼電器提供驅(qū)動、5 V電源為光信號收發(fā)模塊提供驅(qū)動、3．3 V電源為FPGA的IO、時鐘電路提供驅(qū)動電源、1．2 V為FPGA內(nèi)核提供工作電源。選用免維護的LAMDA電源模塊HWS50／HD把直流220 V轉(zhuǎn)換為+24 V；DC—DC模塊PSS3—24—5把+24 V轉(zhuǎn)換到+5 V。FPGA所需要的3．3 V和1．2 V則選用高效電源管理芯片ISL6410AIU和MIC39101—3．3BM，其實現(xiàn)方法如圖2所示。U1-4腳為1．2 V電源建立完成標志，使用該信號控制U2-1腳3．3 V電源使能，保證內(nèi)核電源可靠工作后再建立IO電源。L1為濾波電感器，應保證負載的通流能力，選用coilcraft公司的DO1813H—153MLD型號。選用高可靠性的集成電路ADM6711TAKS實現(xiàn)手動復位和電平門檻監(jiān)視復位。復位輸出信號PORESET#為低電平有效，保障整個系統(tǒng)可靠復位。選用epson公司的高精度低溫漂晶體振蕩器OCETGLJ-16 M，所需電源為3．3 V，輸出時鐘為16 MHz，連接到FPGA的全局時鐘入口，可以直接驅(qū)動兩個FPGA。

1．3 啟動、出口及自檢回路

為了實現(xiàn)出口閉鎖，設計了出口啟動電路，只有出口電路和啟動電路同時動作時才能把信號開出。為了防止電路故障而導致拒動，設計了啟動及出口回路的自檢電路如圖3所示。兩個FPGA各有一套完整的啟動及自檢回路，組合出口是利用兩個FPGA驅(qū)動的繼電器觸點進行“邏輯與”后實現(xiàn)出口。啟動自檢方法：關(guān)閉出口信號(OUT1高電平)，打開啟動繼電器(START低電平)；OP1導通，J1動作+24VC接通24 V電源、OP2導通，OUT_RET變?yōu)榈碗娖?，實現(xiàn)啟動自檢。出口自檢方法：關(guān)閉啟動繼電器(START高電平)，打開出口(OUT1低電平)；OP3、OP4導通，OUT_ RET變?yōu)榈碗娖?，實現(xiàn)出口回路自檢。多路出口自檢時，需要每一路輪流自檢，由于可能會有干擾，可以通過設定某一路10輪自檢均錯誤時才判定該回路故障。