DDFS的原理及DDFS的FPGA實(shí)現(xiàn)

在電子信息領(lǐng)域，函數(shù)發(fā)生器(信號源)是通用的設(shè)備。近年來電子信息技能 的飛速發(fā)展，使得各領(lǐng)域?qū)π盘栐吹囊笤诓粩嗵岣?。不但要求其頻率穩(wěn)定度和精確 度高，要求頻率改動 的方便性，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號等。而實(shí)現(xiàn)頻率合成要領(lǐng) 有許多種，但基本上可以歸納為直接頻率合成和間接頻率合成兩大類要領(lǐng) 。采用傳統(tǒng)的頻率合成技能 要實(shí)現(xiàn)上述要求，幾乎是不可能的。DDFS技能 是自21世紀(jì)70年代出現(xiàn)的一種新型的直接頻率合成技能 。DDFS 技能 是在信號的采樣定理的基礎(chǔ)上提出來的，從“相位”的概念出發(fā)，執(zhí)行 頻率合成，不但可運(yùn)用 晶體振蕩的高頻率穩(wěn)定度、高精確 度，且頻率改動 方便，轉(zhuǎn)換速度快，便于產(chǎn)生任意波形等，因此，DDFS技能 是目前高精密度信號源的核心技能 。目前已有專用的DDFS芯片，如美國AD公司的AD9850等可用于DDS 信號源的開發(fā)，但其成本較高。

1 DDFS原理

DDFS的原理：將對正弦等各種信號的采樣量化數(shù)據(jù)存入ROM存儲器中，在時鐘的控制下，依次或隔一定步進(jìn)讀取ROM中的數(shù)據(jù)，再通過D／A轉(zhuǎn)換芯片及后級的低通濾波器來實(shí)現(xiàn)頻率合成的一種要領(lǐng) 。其原理框圖如圖1所示。其主要的組成部分包括：相位累加器(也可理解為ROM存儲單元的讀地址發(fā)生單元)、正弦信號采樣量化數(shù)據(jù)存儲ROM表、D／A轉(zhuǎn)換及低通濾波器。

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DDFS參數(shù)計(jì)算：DDFS的主要參數(shù)包括正弦信號的采樣點(diǎn)數(shù)，最高輸出頻率fomax，最低輸出頻率fomax及頻率分辨率△fo等。根據(jù)DDFS原理可知，在時鐘控制下將所有ROM存儲數(shù)據(jù)依次讀出，則輸出的信號周期最長Tomax=NTc，即輸出頻率最低為fomax；只讀出兩個點(diǎn)(∏／2和 3∏／2)的采樣數(shù)據(jù)，則輸出的信號周期最短Tomin=2Tc，即輸出頻率最高為fomax。其中Tc為時鐘周期。相應(yīng)計(jì)算如下。
(1)輸出信號頻率通式：fo=Sfc／2n，其中2n為采樣點(diǎn)個數(shù)N，故可知n為采樣后ROM的地址位數(shù)；其中S為步進(jìn)長度，即每S個地址取一個采樣點(diǎn)；
(2)輸出最低頻率
(3)輸出最高頻率

查看原圖（大圖）雖然根據(jù)奈奎斯特采樣定理，一個周期采樣兩個點(diǎn)即可保證信號的頻譜信息不丟失，但為了輸出信號濾波后失真較小，一個周期至少采樣8個點(diǎn)；故可知S的取值范圍應(yīng)該為1～2n-3；
(4)頻率分辨率△fo：△fo=fc／2n，與最低頻率一致。

2 DDFS的FPGA實(shí)現(xiàn)的參數(shù)計(jì)算

本設(shè)計(jì)充分運(yùn)用 CycloneII系列FPGA芯片EP2C35的片上資源來實(shí)現(xiàn)一個基于DDFS的正弦信號源。由于此芯片的片上可用ROM單元為483，840位二進(jìn)制，因此，片上ROM資源只能夠存儲215(32768)個8位二進(jìn)制采樣點(diǎn)的數(shù)據(jù)。

(1)ROM資源優(yōu)化：由于是正弦信號，因此只要采樣其(0，n／2)區(qū)間上的函數(shù)值，即可根據(jù)其周期性及對稱性，求出其他區(qū)間上的相應(yīng)的函數(shù)值。故，雖然片上資源只能存儲215(32768)個8位二進(jìn)制數(shù)據(jù)，但運(yùn)用 正弦信號的對稱性，可實(shí)現(xiàn)217點(diǎn)采樣。由于正弦信號在(n～2n)間為負(fù)值，因此輸出函數(shù)值時，須要 執(zhí)行 補(bǔ)碼轉(zhuǎn)換；

(2)地址位長度：ROM的尋址地址為15位二進(jìn)制數(shù)；

(3)步進(jìn)位長度：步進(jìn)最大應(yīng)為217／23=214，即步進(jìn)為14位的二進(jìn)制數(shù)；

(4)相位控制字：相位是指讀取數(shù)據(jù)時，應(yīng)該屬于(0，2n)上的哪個區(qū)間，由于共有4個不同的區(qū)間。故可采用2位的二進(jìn)制數(shù)來標(biāo)識；不同的相位區(qū)間，決定著地址的讀取方向及輸出函數(shù)值能無法 取補(bǔ)碼運(yùn)算；

(5)任意波形的產(chǎn)生：要產(chǎn)生任意波形，可運(yùn)用 任意波形如矩形脈沖、三角波、鋸齒波等的傅利葉級數(shù)分解表達(dá)式，取其前有限次(如10次)諧波執(zhí)行 求和并存入指定的RAM單元，再依次讀出數(shù)據(jù)，即可產(chǎn)生任意的信號。也可以將相應(yīng)波形的數(shù)據(jù)執(zhí)行 采樣，存入ROM中，按一定步進(jìn)執(zhí)行 讀取。通過以上剖析 ，在充分運(yùn)用 片上存儲單元，不擴(kuò)展外部存儲器，地址時鐘為10 MHz的基礎(chǔ)上，可得頻率分辨率為△f=78 Hz，輸出信號最高頻率(一個周期最少采樣8個點(diǎn))為fomax=fc／8=1．25 MHz；輸出信號最低頻率為fomin=Sfc／2ns=1=fc／217=78 Hz。若采樣點(diǎn)達(dá)到232個及以上，頻率分辨率可以做到0．015 Hz，達(dá)到mHz量級?？梢娺\(yùn)用 Cyclone II系列芯片設(shè)計(jì)出性能優(yōu)良的信號源。

3 ??DDFS的FPGA實(shí)現(xiàn)

根據(jù)DDFS的原理，其FPGA設(shè)計(jì)原理如圖2所示。其中控制單元由有限狀態(tài)機(jī)構(gòu)成。雖然整個系統(tǒng)的控制不一定須要 運(yùn)用 有限狀態(tài)機(jī)，但由于運(yùn)用 的FPGA 芯片不支撐 異步的ROM，即從地址鎖存進(jìn)入ROM單元，到數(shù)據(jù)從ROM中讀出有至少一個時鐘周期以上的延時。因此采用狀態(tài)機(jī)來執(zhí)行 控制，可以達(dá)到較好的輸出與時鐘同步。控制流程為：時鐘信號進(jìn)入控制單元，由它產(chǎn)生地址發(fā)生單元的輸入時鐘adrclk，地址發(fā)生單元在時鐘adrclk的驅(qū)動下，結(jié)合輸入的步進(jìn)信號Step，產(chǎn)生地址及此地址所對應(yīng)的象限Phase，此地址產(chǎn)生后立即輸入到ROM單元中，過兩個時鐘周期后，控制單元從ROM存儲單元中讀出輸入地址對應(yīng)的數(shù)據(jù)，并在時鐘的控制下，將前面所產(chǎn)生的象限值Phase與ROM數(shù)據(jù)一起送到補(bǔ)碼轉(zhuǎn)換單元，補(bǔ)碼轉(zhuǎn)換單元根據(jù)Phase的值來決定能無法 須要 執(zhí)行 補(bǔ)碼轉(zhuǎn)換，若須要 ，則執(zhí)行 補(bǔ)碼運(yùn)算并將數(shù)據(jù)輸出，若不須要 ，則直接將數(shù)據(jù)輸出。下面給出各模塊的詳細(xì) 設(shè)計(jì)細(xì)節(jié)。

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