FPGA時序收斂設(shè)計技巧的詳細(xì)分析與消除差異的方法

您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯？要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時，它開始出錯。您檢查自己的測試平臺，并確認(rèn)測試已經(jīng)做到100%的完全覆蓋，而且所有測試均未出現(xiàn)任何差錯，但是問題仍然頑疾難除。

雖然設(shè)計人員極其重視編碼和仿真，但是他們對芯片在FGPA中的內(nèi)部操作卻知之甚少，這是情有可原的。因此，不正確的邏輯綜合和時序問題（而非邏輯錯誤）成為大多數(shù)邏輯故障的根源。

但是，只要設(shè)計人員措施得當(dāng)，就能輕松編寫出能夠創(chuàng)建可預(yù)測、可靠邏輯的FPGA代碼。

在FPGA設(shè)計過程中，需要在編譯階段進(jìn)行邏輯綜合與相關(guān)時序收斂。而包括I/O單元結(jié)構(gòu)、異步邏輯和時序約束等眾多方面，都會對編譯進(jìn)程產(chǎn)生巨大影響，致使其每一輪都會在工具鏈中產(chǎn)生不同的結(jié)果。為了更好、更快地完成時序收斂，我們來進(jìn)一步探討如何消除這些差異。

I/O 單元結(jié)構(gòu)

所有FPGA都具有可實現(xiàn)高度定制的I/O引腳。定制會影響到時序、驅(qū)動強(qiáng)度、終端以及許多其它方面。如果您未
明確定義I/O單元結(jié)構(gòu)，則您的工具鏈往往會采用您預(yù)期或者不希望采用的默認(rèn)結(jié)構(gòu)。如下VHDL代碼的目的是采用“sda: inout std_logic;”聲明創(chuàng)建一個稱為 sda 的雙向I/O緩沖器。

tri_state_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
if (enable_in = '1') then
sda <= data_in;
else
data_out <= sda;
sda <= 'Z';
end if;
end if;
END PROCESS tri_state_proc;

當(dāng)綜合工具發(fā)現(xiàn)這組代碼時，其中缺乏如何實施雙向緩沖器的明確指示。因此，工具會做出最合理的猜測。

實現(xiàn)上述任務(wù)的一種方法是， 在FPGA的I/O環(huán)上采用雙向緩沖器（事實上，這是一種理想的實施方式）。另一種選擇是采用三態(tài)輸出緩沖器和輸入緩沖器，二者都在查詢表 (LUT) 邏輯中實施。最后一種可行方法是，在I/O環(huán)上采用三態(tài)輸出緩沖器，同時在LUT中采用輸入緩沖器，這是大多數(shù)綜合器選用的方法。

這三種方法都可以生成有效邏輯，但是后兩種實施方式會在I/O引腳與LUT之間傳輸信號時產(chǎn)生更長的路由延遲。此外，它們還需要附加的時序約束，以確保時序收斂。FPGA編輯器清晰表明：在圖1中，我們的雙向I/O有一部分散布在I/O緩沖器之外。

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圖 1 - FPGA編輯器視圖顯示了部分雙向I/O散布在I/O緩沖器之外教訓(xùn)是切記不要讓綜合工具猜測如何實施代碼的關(guān)鍵部分。即使綜合后的邏輯碰巧達(dá)到您的預(yù)期，在綜合工具進(jìn)入新版本時情況也有可能發(fā)生改變。

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應(yīng)當(dāng)明確定義您的I/O邏輯和所有關(guān)鍵邏輯。以下VHDL代碼顯示了如何采用Xilinx? IOBUF原語對I/O緩沖器進(jìn)行隱含定義。另外需要注意的是，采用相似方式明確定義緩沖器的所有電氣特性。

sda_buff: IOBUF
g e n e r i c m a p ( I O S TANDARD =>
"LVCMOS25",
IFD_DELAY_VALUE => "0", DRIVE =>
12,
SLEW => "SLOW")
port map(o=> data_out, io=> sda,
i=> data_in, t=> enable_in);

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圖 2 - 用一個VHDL代碼轉(zhuǎn)換明確定義I/O邏輯和關(guān)鍵邏輯，我們已完全在I/O緩沖器內(nèi)部實施了雙向I/O在圖2中，F(xiàn)PGA編輯器明確顯示，我們已完全在I/O緩沖器內(nèi)部實施了雙向I/O。

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異步邏輯的劣勢異步代碼會產(chǎn)生難以約束、仿真及調(diào)試的邏輯。異步邏輯往往產(chǎn)生間歇性錯誤，而且這些錯誤幾乎無法重現(xiàn)。另外，無法生成用于檢測異步邏輯所導(dǎo)致的錯誤的測試平臺。

雖然異步邏輯看起來可能容易檢測，但是，事實上它經(jīng)常不經(jīng)檢測；因此，設(shè)計人員必須小心異步邏輯在設(shè)計中隱藏的許多方面。所有鐘控邏輯都需要一個最短建立與保持時間，而且這一點同樣適用于觸發(fā)器的復(fù)位輸入。以下代碼采用異步復(fù)位。在此無法為了滿足觸發(fā)器的建立與保持時間需求而應(yīng)用時序約束。

data_proc : PROCESS (sys_clk,reset)
BEGIN
if (reset = '1') then
data_in <= '0';
elsif rising_edge(sys_clk) then
data_in <= serial_in;
end if;
END PROCESS data_proc;

下列代碼采用同步復(fù)位。但是，大多數(shù)系統(tǒng)的復(fù)位信號都可能是按鍵開關(guān)，或是與系統(tǒng)時鐘無關(guān)的其它信號源。盡管復(fù)位信號大部分情況是靜態(tài)的，而且長期處于斷言或解除斷言狀態(tài)，不過其水平仍然會有所變化。相當(dāng)于系統(tǒng)時鐘上升沿，復(fù)位解除斷言可以違反觸發(fā)器的建立時間要求，而對此無法約束。