菜鳥(niǎo)的武器（ISE開(kāi)發(fā)使用） - 全文

給大家介紹菜鳥(niǎo)的第一款武器。xilinx ISE開(kāi)發(fā)套件。

武器介紹：

名稱(chēng)：ISE Design Suite 14.7

功能：xilinx 系列FPGA開(kāi)發(fā)的必備武器，屬于基本套裝。用此武器利用verilog或VHDL編寫(xiě)代碼，能實(shí)現(xiàn)高能爆發(fā)能量。

武力：9星。

推薦等級(jí)： 10級(jí)（菜鳥(niǎo)必備）

備注：本版本開(kāi)發(fā)套件，為xilinx公司ise產(chǎn)品最后一個(gè)版本。優(yōu)點(diǎn)多多，BUG也多多。

獲取方法：在xilinx官網(wǎng)上可以下載

裝備方法：和普通的軟件安裝方法一致，沒(méi)什么特殊強(qiáng)調(diào)的地方。一點(diǎn)安裝時(shí)間很長(zhǎng)，如果卡在某個(gè)地方20--30分鐘，大家不要覺(jué)得是程序卡死，繼續(xù)等下去。

使用教程

1，打開(kāi)方法：

確認(rèn)正確安裝后，一般會(huì)在桌面建立快捷方式，點(diǎn)擊快捷方式即可進(jìn)入軟件。如沒(méi)有，可以 開(kāi)始----所有程序 ---- Xilinx Design Tools ---- ISE Design Suite 14.7 ---- ISE Design Tools -- 64-bit Project Navigator（32bit 的也可以）

進(jìn)入界面后，會(huì)默認(rèn)打開(kāi)你上一次的工程，如果新安裝這里就空白的，無(wú)所謂啦。點(diǎn)擊file - 新建工程。正確操作就是上面的圖像。上面有一些英文注釋?zhuān)烙?jì)就算大家超級(jí)菜，也是可以認(rèn)識(shí)的，這里不細(xì)說(shuō)。

name 中寫(xiě)入工程名，注意工程名要簡(jiǎn)明之意，不然到最后，做的多了，你自己都不到是干什么的。location 內(nèi)寫(xiě)入工程文件夾目錄，注意不要出現(xiàn)非法字符和中文。外國(guó)進(jìn)口的裝備都有這個(gè)毛病。然后next。

2，工程設(shè)置

先上圖。

依言是各種能量文字，不會(huì)的菜鳥(niǎo)查字典，這是成神必備哦。如果是xilinx 官方發(fā)布的開(kāi)發(fā)板，在evaluation development board中會(huì)有相關(guān)的選項(xiàng) 。如果找不到就說(shuō)明你買(mǎi)的開(kāi)發(fā)板是山寨的。

如果是自己的板子，就像上圖一樣，選擇none specified，然后再family，device，package，speed中選擇自己芯片的參數(shù)。有的小伙伴們會(huì)問(wèn)，這個(gè)怎么選。告訴你成神必備技之查看文檔手冊(cè)。如果沒(méi)找到，、

那就是你的問(wèn)題。不要懷疑手冊(cè)不全面。其他的一般不用管，next go。

3，各種信息

這一步對(duì)初學(xué)的小伙伴，完全可以閉著眼睛點(diǎn)next。成神后還是可以看看的。當(dāng)然對(duì)自己之前的操作有懷疑還是可以在驗(yàn)證一下的。

4， 選擇資源類(lèi)型。

這里不一一闡述。說(shuō)幾個(gè)注意的。IP，這個(gè)是新建ip核。verliog module，如果你要用verilog寫(xiě)代碼，選擇這個(gè)，寫(xiě)仿真選verilog test fixture。用vhdl就選帶vhdl的類(lèi)型。vhdl library是建立vhdl庫(kù)的，在ip核設(shè)計(jì)中

會(huì)用到。這個(gè)對(duì)話(huà)框在ise開(kāi)發(fā)過(guò)程中，可以隨時(shí)右鍵工程名進(jìn)行添加。embedded processor是edk工程，在這里建立edk工程會(huì)自動(dòng)添加到ise頂層文件下。

這里需要注意一點(diǎn)，在ise開(kāi)發(fā)過(guò)程中，右鍵右邊工程名是彈出的對(duì)話(huà)框，會(huì)多出幾個(gè)選項(xiàng)。其中chipscope definition and connection file是加載chipscope項(xiàng)目。implementation constraints

file 是ucf文件（約束文件）。

5，端口規(guī)格

這一步菜鳥(niǎo)們不需要設(shè)置。大神們需不需要就不知道了。到目前為止我從來(lái)沒(méi)有設(shè)置過(guò)。next

6，概括

狠狠的點(diǎn)擊finish ，終于設(shè)置完了。

7，工程界面

現(xiàn)在下面的就是進(jìn)入ise開(kāi)發(fā)的界面了。implementation下是你建立的文件類(lèi)型和結(jié)構(gòu)，simulation選中后進(jìn)入的是調(diào)試仿真模塊。這里你右擊xc6clx25t-2fgg484--新建，就會(huì)看到上一步介紹的畫(huà)面。

其實(shí)你在這個(gè)模塊下右擊任何一個(gè)文件名都會(huì)有相同的設(shè)置。小伙伴們動(dòng)手試試，不要老等著我一個(gè)一個(gè)的介紹。在processes模塊下，有很多項(xiàng)，講幾點(diǎn)，synthesize（綜合）在一般的代碼開(kāi)發(fā)中，編寫(xiě)玩代碼

要雙擊一下這個(gè)選項(xiàng)，它是把你的代碼映射成邏輯器件，在view RTL schematic 和 view technology schematic 中可以看你代碼的邏輯結(jié)構(gòu)圖，里面會(huì)有種觸發(fā)器什么的。這一步也是檢測(cè)你代碼是否有錯(cuò)誤的

步驟。在此步進(jìn)行代碼校錯(cuò)。implement design中有translate（翻譯），map（映射），place & route（布局布線(xiàn)），有興趣的小伙伴可以上網(wǎng)上詳細(xì)的查查，這里就是把你寫(xiě)的代碼變成FPGA的硬件結(jié)構(gòu)。

generate Programming file 這是生成運(yùn)行文件。可以直接雙擊這一步，這樣上面介紹的都會(huì)自動(dòng)運(yùn)行，也可以一步一步的雙擊運(yùn)行。在FPGA開(kāi)發(fā)中。這些過(guò)程完成后，生成的是。bit文件。在CPLD開(kāi)發(fā)中這步

生成的是。jed文件。所以在進(jìn)行CPLD開(kāi)發(fā)的菜鳥(niǎo)們就不要苦苦的尋求。bit文件啦。configure target device 點(diǎn)開(kāi)可以看到下載項(xiàng)，把寫(xiě)好的邏輯下載到FPGA中。analyze design using chipscop是運(yùn)行

chipscop進(jìn)行邏輯分析。小伙伴們可以現(xiàn)查有關(guān)的知識(shí)，也可以等我寫(xiě)有關(guān)chipscop的武器教程。

跑到圖片下面來(lái)，不要跟丟哦。console 在你進(jìn)行編譯等過(guò)程中進(jìn)展情況的顯示，如果你有兩個(gè)屏幕，這個(gè)最好放大放在一個(gè)屏幕上，所有的錯(cuò)誤信息和警告全靠他了。

errors，和warnings這個(gè)就不用說(shuō)了吧。如果你的代碼出現(xiàn)錯(cuò)誤，一定要在console窗口下反復(fù)看錯(cuò)誤提示和警告提示。英語(yǔ)差的小伙伴多努力喲。后續(xù)有時(shí)間會(huì)介紹錯(cuò)誤與解決辦法的集錦。

上面圖片上的代碼是我隨便寫(xiě)的，不要深究呀。

8，仿真操作。

代碼寫(xiě)好后可以進(jìn)行仿真，仿真的工具也有很多。這里簡(jiǎn)單介紹一下ise內(nèi)置的。點(diǎn)擊simulation，進(jìn)到這個(gè)窗口，右鍵你的代碼文件，ise14，新建。我去又是這個(gè)界面。選verilog test fixture。

設(shè)置個(gè)名字就行了。如果用VHDL。無(wú)比聰明的你還需要我告訴你選VHDL test 。。。嗎。一般情況下，你的代碼量不是很大，測(cè)試文件會(huì)自動(dòng)的完整的生成。如果代碼量很大，這里只會(huì)生成一個(gè)簡(jiǎn)單的框架。

不用怕同志們，對(duì)于菜鳥(niǎo)一時(shí)半會(huì)遇不到這個(gè)問(wèn)題。

9. 武器總結(jié)。

有關(guān)代碼書(shū)寫(xiě)，仿真代碼的設(shè)計(jì)，其他工具的使用，以后會(huì)一一介紹。在此期間希望同為菜鳥(niǎo)的小伙伴們，多多動(dòng)腦，自己思考。FPGA成神之路中，學(xué)會(huì)思考是必須必須具備的哦。

武器使用心得可以交流哦。