Verilog三段式狀態(tài)機(jī)描述（轉(zhuǎn)載）

時(shí)序電路的狀態(tài)是一個(gè)狀態(tài)變量集合，這些狀態(tài)變量在任意時(shí)刻的值都包含了為確定電路的未來行為而必需考慮的所有歷史信息。

狀態(tài)機(jī)采用VerilogHDL語言編碼，建議分為三個(gè)always段完成。

三段式建模描述FSM的狀態(tài)機(jī)輸出時(shí)，只需指定case敏感表為次態(tài)寄存器， 然后直接在每個(gè)次態(tài)的case分支中描述該狀態(tài)的輸出即可，不用考慮狀態(tài)轉(zhuǎn)移條件。

三段式描述方法雖然代碼結(jié)構(gòu)復(fù)雜了一些，但是換來的優(yōu)勢是：使FSM做到了同步寄存器輸出，消除了組合邏輯輸出的不穩(wěn)定與毛刺的隱患，而且更利于時(shí)序路徑分組，一般來說在FPGA/CPLD等可編程邏輯器件上的綜合與布局布線效果更佳。

示列如下：

//第一個(gè)進(jìn)程，同步時(shí)序always模塊，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器，時(shí)序部分，用于切換狀態(tài)機(jī)
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE; //第一個(gè)進(jìn)程只有current_state 被賦值，next_state在第二個(gè)進(jìn)程被賦值
else
current_state <= next_state; //注意，使用的是非阻塞賦值

//第二個(gè)進(jìn)程，組合邏輯always模塊，描述狀態(tài)轉(zhuǎn)移條件判斷，根據(jù)敏感變量執(zhí)行狀態(tài)轉(zhuǎn)換
always @ (current_state) //電平觸發(fā)，或各種觸發(fā)信號。
begin
next_state = IDLE; //要初始化，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end

//第三個(gè)進(jìn)程，同步時(shí)序always模塊，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end