FPGA設(shè)計(jì)的基本原則、技巧與時(shí)序電路設(shè)計(jì)

FPGA設(shè)計(jì)的基本原則

面積與速度折衷原則

面積和速度是ASIC芯片設(shè)計(jì)中一對(duì)相互制約、影響成本和性能的指標(biāo)，貫穿FPGA設(shè)計(jì)的始終。在FPGA設(shè)計(jì)中，面積是指一個(gè)設(shè)計(jì)消耗的FPGA內(nèi) 部邏輯資源的數(shù)量，可以用消耗的觸發(fā)器和查找表的個(gè)數(shù)或者是等效邏輯門(mén)數(shù)來(lái)衡量；速度是指一個(gè)設(shè)計(jì)在FPGA上穩(wěn)定運(yùn)行時(shí)所能 達(dá)到的最高頻率，由設(shè)計(jì)時(shí)序狀態(tài)決定。

關(guān)于面積和速度的折衷，應(yīng)在滿(mǎn)足設(shè)計(jì)時(shí)序和工作頻率要求的前提下，占用最小的芯片面積；或者在所規(guī)定 的面積下，使得設(shè)計(jì)的時(shí)序余量最大，能夠在更高的頻率上穩(wěn)定運(yùn)行。通常，在資源足夠的情況下，更多是選擇速度的最優(yōu)，這也是FPGA的 特點(diǎn)。在具體設(shè)計(jì)中，應(yīng)根據(jù)具體性能指標(biāo)要求，在保證系統(tǒng)功能和性能的同時(shí)，降低資源消耗從而降低功耗和成本。

硬件原則

第二個(gè)原則是硬件原則。

首先，要注意FPGA的邏輯設(shè)計(jì)所采用的硬件描述語(yǔ)言VHDL或Verilog與 軟件語(yǔ)言C和C＋＋有本質(zhì)區(qū)別，在使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)時(shí)，不應(yīng)片面追求代碼的簡(jiǎn)潔。

其次，要采用正確的編碼方法。要對(duì)所需實(shí)現(xiàn)的硬件電路的結(jié)構(gòu)和相互連接有清晰的理解和構(gòu)想，然后再用 適當(dāng)?shù)腣HDL語(yǔ)言表達(dá)出來(lái)。實(shí)際上綜合軟件對(duì)所寫(xiě)的代碼在進(jìn)行推論的時(shí)候，得到的硬件結(jié)果會(huì)因編碼方式的不會(huì)而不同，直接影 響硬件的實(shí)現(xiàn)。

系統(tǒng)原則

第三個(gè)原則是系統(tǒng)原則。FPGA作為硬件系統(tǒng)設(shè)計(jì)，應(yīng)該對(duì)設(shè)計(jì)全局進(jìn)行宏 觀上的合理安排，包括邏輯功能模塊劃分、時(shí)鐘域信號(hào)的產(chǎn)生和驅(qū)動(dòng)、模塊復(fù)用、時(shí)序或引腳約束、面積速度折衷等。這些系統(tǒng)上的考慮不僅關(guān)系到是否能夠最大程 度地發(fā)揮項(xiàng)目成員的協(xié)同設(shè)計(jì)能力，而且直接決定著設(shè)計(jì)的綜合、實(shí)現(xiàn)效果和相關(guān)的操作時(shí)間。

模塊化設(shè)計(jì)是系統(tǒng)原則的一個(gè)很好體現(xiàn)，它是自頂向下、模塊劃分、分工協(xié)作設(shè)計(jì)思路的集中體現(xiàn)，是大型 復(fù)雜系統(tǒng)的推薦設(shè)計(jì)方法。圖1是模塊化設(shè)計(jì)的簡(jiǎn)單流程。

同步原則

在設(shè)計(jì)電路時(shí)，可以有異步電路和同步電路兩種實(shí)現(xiàn)方法。異步電路使用組合邏輯電路實(shí)現(xiàn)，沒(méi)有統(tǒng)一的時(shí) 鐘信號(hào)，容易產(chǎn)生毛刺和競(jìng)爭(zhēng)冒險(xiǎn)；同步時(shí)序電路使用組合邏輯和觸發(fā)器實(shí)現(xiàn)電路功能，主要信號(hào)和輸出信號(hào)都由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠避免毛刺，信號(hào)穩(wěn)定。

·從資源使用方面考慮，推薦使用同步設(shè)計(jì)。雖然在ASIC設(shè)計(jì)中同步電路 比異步電路占用的面積大，但是在FPGA中，是以邏輯單元衡量電路面積的，所以同步設(shè)計(jì)并不比異步設(shè)計(jì)浪費(fèi)資源。

·從延遲設(shè)計(jì)方面考慮，異步電路的延時(shí)靠門(mén)延時(shí)來(lái)實(shí)現(xiàn)，比較難預(yù)測(cè)；同步電路使用計(jì)數(shù)器或觸發(fā)器實(shí)現(xiàn) 延時(shí)。

·同步設(shè)計(jì)時(shí)鐘信號(hào)的質(zhì)量和穩(wěn)定性決定了同步時(shí)序電路的性能，F(xiàn)PGA的 內(nèi)部有專(zhuān)用的時(shí)鐘資源，如全局時(shí)鐘布線資源、專(zhuān)用的時(shí)鐘管理模塊DUL、PLL等。

·目前商用的FPGA都是面向同步的電路設(shè)計(jì)而優(yōu)化的，同步時(shí)序電路可以 很好地避免毛刺，提倡在設(shè)計(jì)中全部使用同步邏輯電路。特別注意，不同的時(shí)鐘域的接口需要進(jìn)行同步。

FPGA設(shè)計(jì)的技巧

乒乓操作

圖2是乒乓操作流程圖。從圖中可以看出，數(shù)據(jù)經(jīng)過(guò)兩個(gè)緩沖模塊，在向緩沖 模塊1輸入數(shù)據(jù)的時(shí)候，緩沖模塊2的數(shù)據(jù)會(huì)送到下一級(jí)進(jìn)行處理，從外部看數(shù)據(jù)流沒(méi)有停頓。所以乒乓 操作能夠提高處理速度。

實(shí)際上，乒乓操作是用一種低速模塊來(lái)處理高速數(shù)據(jù)流，即用兩個(gè)緩沖模塊實(shí)現(xiàn)了串并轉(zhuǎn)換，用兩個(gè)預(yù)處理 模塊并行，利用面積換速度。

串并轉(zhuǎn)換

串并轉(zhuǎn)換是FPGA設(shè)計(jì)的一個(gè)重要技巧，是數(shù)據(jù)流處理的常用手段，也是面 積與速度互換思想的直接體現(xiàn)。串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量要求，可以選用以下方式：小的設(shè)計(jì)用寄存器、數(shù)據(jù)量比較大的用ROM、 復(fù)雜的串并轉(zhuǎn)換用狀態(tài)機(jī)，或者直接利用功能模塊來(lái)實(shí)現(xiàn)。

流水線操作

流水線操作是高速設(shè)計(jì)中一個(gè)經(jīng)常用到的設(shè)計(jì)手段。如果某個(gè)數(shù)據(jù)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù) 處理是“單流向”的，即沒(méi)有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以采用流水線設(shè)計(jì)方法提高系統(tǒng)的工作頻率。

·流水線設(shè)計(jì)時(shí)，要對(duì)時(shí)序進(jìn)行合理安排，每個(gè)操作步驟的劃分要合理，仔細(xì)考慮各個(gè)步驟間的數(shù)據(jù)流量。

·如果前級(jí)操作時(shí)間恰好等于后級(jí)操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)直接輸出到后級(jí)輸入就行了。

·如果前級(jí)操作時(shí)間大于后級(jí)操作時(shí)間，后級(jí)會(huì)經(jīng)常空閑，可以對(duì)前級(jí)的數(shù)據(jù)進(jìn)行適當(dāng)緩存，再輸出到后級(jí) 的輸入端。