CPLD與TMS320VC55x的McBSP接口設(shè)計(jì)?

【摘　要】　根據(jù)McBSP和CPLD的時序分析，采用VHDL語言設(shè)計(jì)了CPLD模擬McBSP并與之進(jìn)行全雙工通信，給出了實(shí)際的接口時序結(jié)果。
??? 關(guān)鍵詞：McBSP，CPLD，VHDL，DSP
　　

　　在許多數(shù)字信號處理應(yīng)用系統(tǒng)中，DSP擔(dān)任的工作是快速而復(fù)雜的核心運(yùn)算，但是，在運(yùn)算的同時DSP對數(shù)據(jù)輸入輸出的控制是有限的，DSP與CPLD（復(fù)雜可編程邏輯器件）或FPGA（現(xiàn)場可編程陣列）相結(jié)合的設(shè)計(jì)則可以有效地彌補(bǔ)這種不足。筆者設(shè)計(jì)的基于DSP實(shí)時視頻編解碼系統(tǒng)，采用TI（德州儀器）公司的最新高性能低功耗TMS320VC55x系列DSP芯片TMS320VC5509做視頻雙向編解碼運(yùn)算，但如果DSP還承擔(dān)視頻輸入輸出的工作，那么視頻編解碼運(yùn)算的實(shí)時性將得不到保證，因此，這里采用Altera公司的CPLD芯片EP1K50作為視頻輸入輸出的緩沖和控制，DSP與CPLD之間的通信采用McBSP串口（多通道緩沖串口）DMA方式。

1　McBSP的硬件接口及時序分析
??? TMS320VC5509是TI公司生產(chǎn)的第三代高性能低功耗DSP芯片，有三個McBSP串口，McBSP串口是在標(biāo)準(zhǔn)同步串口基礎(chǔ)上的功能擴(kuò)展，提供了強(qiáng)大的同步串口通信機(jī)制，速度可達(dá)100Mbit／s，具有以下特征：
??? ·全雙工通信；
　　·雙緩存的發(fā)送寄存器和三緩存的接收寄存器，允許連續(xù)的數(shù)據(jù)流傳輸；
　　·為數(shù)據(jù)發(fā)送和接收提供獨(dú)立的幀同步脈沖和時鐘信號；
　　·能夠發(fā)送中斷給CPU，發(fā)送事件信號給DMA控制器；
　　·發(fā)送和接收各有128個通道，可以允許或阻斷某個通道的傳輸；
??? ·數(shù)據(jù)長度可以為8、12、16、20、24、32；
??? ·提供了A－律和μ－律壓縮擴(kuò)展；
　　·內(nèi)部時鐘和幀同步信號的可編程性；
??? ·與T1／E1、SPI、AC97、I2S等直接接口。

　　McBSP串口一般通過六只引腳使得數(shù)據(jù)通路和控制通路與外部設(shè)備相連。數(shù)據(jù)經(jīng)McBSP串口與外設(shè)的通信通過DR和DX引腳傳輸，控制同步信號則由CLKX、CLKR、FSX、FSR等四只引腳來實(shí)現(xiàn)。其基　　本的發(fā)送和接收時序如圖1所示。　　由于McBSP串口的數(shù)據(jù)線DR和DX有緩存寄存器，幀同步信號FSX、FSR，以及時鐘信號CLKX、CLKR具有可編程性，使得其與CPLD之間的接口設(shè)計(jì)非常靈活，設(shè)計(jì)的步驟可以是：先對CPLD進(jìn)行編程，然后根據(jù)所產(chǎn)生的數(shù)據(jù)發(fā)送和接收的波形特點(diǎn)，對McBSP串口編程，與CPLD的波形相匹配。
2　CPLD的內(nèi)部結(jié)構(gòu)設(shè)計(jì)
　　數(shù)據(jù)輸入通道是由視頻采樣芯片SAA7114H、CPLD和C5509的McBSP串口組成，視頻采樣數(shù)據(jù)從SAA7114H出來之后，在CPLD的內(nèi)部輸入FIFO（先入先出隊(duì)列）中緩沖一下，由于McBSP是串行的，所以在CPLD內(nèi)部要進(jìn)行并串轉(zhuǎn)換，串行輸出，同時還要產(chǎn)生同步時鐘給McBSP串口。
　　數(shù)據(jù)輸出通道是由McBSP串口、CPLD和LCD（液晶）控制器組成，解碼后的視頻數(shù)據(jù)經(jīng)過McBSP串行進(jìn)入CPLD，在其內(nèi)部串并轉(zhuǎn)換之后，送入內(nèi)部的輸出FIFO暫時緩存一下，然后進(jìn)入外部的LCD控制器，具體流程見圖2。
　　CPLD內(nèi)部不僅有邏輯控制，而且還有存儲器（FIFO），故采用Altera公司的具有存儲陣列ACEX系列的EP1K50芯片。EP1K50是Altera公司新近推出的性價比高的系統(tǒng)可編程芯片（SOPC），內(nèi)部有50K個典型門，40kbit存儲單元，雙向輸入輸出建立時間可達(dá)250MHz，2．5V的內(nèi)核供電，3．3V的
輸入輸出電平與McBSP串口一致，可見，EP1K50非常適合做此接口。這里，McBSP串口的接收幀同步（FSR）和時鐘信號（CLKR）由CPLD提供，而發(fā)送幀同步（FSX）和時鐘信號（CLKX）由McBSP串口自己提供。
3　CPLD數(shù)據(jù)流以及同步控制的VHDL描述
　　CPLD的仿真編程工具采用MaxplusII軟件，用VHDL（高速硬件描述語言）設(shè)計(jì)。內(nèi)部的FIFO、移位寄存器和計(jì)數(shù)器分別采用MaxplusII的宏庫lpm—fifo—dc、lpm—shiftreg和lpm—counter，它們的參數(shù)都是可預(yù)先設(shè)定的。
　　lpm　fifo　dc是雙口FIFO宏庫，字長為16位，輸入和輸出深度均為64字，輸入FIFO的寫時鐘由SAA7114H產(chǎn)生，讀時鐘是移位寄存器為空時的脈沖，同時還有空和滿信號使能讀寫時鐘。同樣，輸出FIFO的寫時鐘由移位寄存器產(chǎn)生，讀時鐘由LCD控制器送入。lpm— shiftreg為移位寄存器，它受Ipm—fifo—dc和Ipm-cornter的狀態(tài)控制，當(dāng)FIFO可以讀寫時，移位寄存器就輸入和輸出16位并行數(shù)據(jù)，并且開始移位，計(jì)數(shù)器滿時要停止移位。lpm—counter為4位計(jì)數(shù)器，當(dāng)計(jì)數(shù)器溢滿（為16）時，在開始移位時對全局脈沖計(jì)數(shù)，產(chǎn)生進(jìn)位信號來停止移位寄存器的移位操作。限于篇幅，下面只給出視頻數(shù)據(jù)輸入通道同步與控制的部分VHDL語言。



　　END IF；
END IF；
END PROCESS；
　　由上述的組合邏輯與時序邏輯結(jié)合VHDL語言描述，可以看出，在移位寄存器并行裝入數(shù)據(jù)后，由類似觸發(fā)器邏輯停止并行裝入，并且開始串行移出和計(jì)數(shù)。當(dāng)計(jì)數(shù)器滿時停止移位，置移位寄存器為空的狀態(tài)，停止移位，如果FIFO為空，則移位寄存器和計(jì)數(shù)器都處于等待狀態(tài)，如果FIFO不為空，就并行裝入移位寄存器，MaxplusII仿真結(jié)果如圖3所示。

??? 圖3所示的輸入信號IFIFO　empty、GCLK、VIDEO　data分別為輸入FIFO的空標(biāo)志、全局時鐘、視頻數(shù)據(jù)，輸出信號FSX、DX、CLKX為直接與McBSP串口連接的發(fā)送幀同步線、數(shù)據(jù)線、時鐘線，內(nèi)部信號COUNT　en為計(jì)數(shù)器使能信號，ICLK為數(shù)據(jù)輸入時鐘。由圖3可看出，CPLD視頻數(shù)據(jù)以16位5555固定數(shù)據(jù)輸入，在全局時鐘的上升沿輸出串行移位，這樣，在McBSP串口端就可以在CLKX的下降沿采樣數(shù)據(jù)，并且根據(jù)圖示，視頻數(shù)據(jù)相對于幀同步信號有一個時鐘周期的延遲，故在McBSP編程時設(shè)置串口時鐘延遲為1即可。
4　結(jié)束語
　　由于CPLD和TMS320VC5509的McBSP串口都具有靈活的可編程性，可以在CPLD端完全地模擬McBSP串口與之通信，經(jīng)實(shí)踐檢驗(yàn)，這種方式確實(shí)可行。這樣，TMS320VC5509就以串口的DMA方式與CPLD交換數(shù)據(jù)，而不會因?yàn)榕c外設(shè)直接交換數(shù)據(jù)而中斷CPU的快速視頻編解碼運(yùn)算，從而達(dá)到視頻流的實(shí)時性。