基于Max+PlusⅡ與VHDL的數(shù)字電壓表設(shè)計(jì)

　　 隨著計(jì)算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化EDA領(lǐng)域已成為電子技術(shù)發(fā)展的主體，數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。推動(dòng)該潮流發(fā)展的引擎，就是日趨進(jìn)步和完善的CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)設(shè)計(jì)技術(shù)。而電子設(shè)計(jì)自動(dòng)化，是將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)學(xué)科，其中EDA設(shè)計(jì)語(yǔ)言中的VHDL語(yǔ)言是一種快速的電路設(shè)計(jì)工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設(shè)計(jì)工作。該數(shù)字電壓表的電路設(shè)計(jì)，正是用VHDL語(yǔ)言完成的。此次設(shè)計(jì)主要應(yīng)用美國(guó)Altera公司自行設(shè)計(jì)的一種CAE軟件工具，即Max+PlusⅡ軟件。

　　1 數(shù)字電壓表的構(gòu)成及工作原理

　　數(shù)字電壓表是諸多數(shù)字化儀表的核心與基礎(chǔ)。以數(shù)字電壓表為核心擴(kuò)展成的各種數(shù)字化儀表，幾乎覆蓋了電子電工測(cè)量、工業(yè)測(cè)量、自動(dòng)化系統(tǒng)等各個(gè)領(lǐng)域。

　　1.1 數(shù)字電壓表

　　數(shù)字電子系統(tǒng)通常由ASIC芯片和外圍硬件設(shè)備組成，具有靈活性不強(qiáng)等缺陷。如圖1所示的數(shù)字電壓表，A/D轉(zhuǎn)換器在控制ASIC所提供的時(shí)序信號(hào)作用下，對(duì)輸入模擬信號(hào)進(jìn)行轉(zhuǎn)換，控制核心再對(duì)轉(zhuǎn)換結(jié)果進(jìn)行運(yùn)算和處理，最后驅(qū)動(dòng)輸出裝置顯示數(shù)字電壓信號(hào)。由于系統(tǒng)功能由ASID硬件結(jié)構(gòu)決定，其功能難以更新和擴(kuò)展。如果用EDA方法設(shè)計(jì)，即以可編程邏輯器件CPLD代替ASIC芯片，用硬件描述語(yǔ)言決定系統(tǒng)功能，就可在硬件不變的情況下修改程序以更新和擴(kuò)展功能，使其靈活性顯著提高?；诖丝紤]，用EDA方法設(shè)計(jì)了一個(gè)簡(jiǎn)易數(shù)字電壓表控制電路，旨在研究提高數(shù)字電子系統(tǒng)靈活性的設(shè)計(jì)方法。

　　1.2 數(shù)字電壓表的工作原理

　　數(shù)字電壓表的改進(jìn)結(jié)構(gòu)如圖2所示，它的硬件包括三個(gè)部分，其中轉(zhuǎn)換器ADC0804的作用是將模擬電壓信號(hào)轉(zhuǎn)換成數(shù)字電壓值，并送到CPLD以待運(yùn)算和處理;七段數(shù)碼顯示器的作用是接收CPLD轉(zhuǎn)換后的BCD數(shù)據(jù)并顯示;CPLD兼有處理和協(xié)調(diào)作用，包括控制A/D轉(zhuǎn)換動(dòng)作、接收A/D轉(zhuǎn)換結(jié)果及編碼、驅(qū)動(dòng)顯示等作用。因此，CPLD可分為三個(gè)功能模塊，即控制模塊、計(jì)算模塊和顯示驅(qū)動(dòng)模塊。

　　2 CPLD設(shè)計(jì)

　　由以上分析，數(shù)字電壓表的CPLD設(shè)計(jì)，適合于頂層電路與三個(gè)底層模塊相結(jié)合的設(shè)計(jì)方法，其中顯示驅(qū)動(dòng)模塊有標(biāo)準(zhǔn)的七段顯示VHDL子程序可供調(diào)用。下面僅論述其余兩模塊的設(shè)計(jì)。

　　2.1 控制模塊的設(shè)計(jì)

　　該模塊的任務(wù)是，控制ADC0804的工作時(shí)序，可分為S0～S3四個(gè)連續(xù)的步驟或狀態(tài)。任務(wù)分別是：使ADC0804準(zhǔn)備轉(zhuǎn)換(狀態(tài)S0)、轉(zhuǎn)換(狀態(tài)S1)、CPLD準(zhǔn)備讀取轉(zhuǎn)換結(jié)果(狀態(tài)S2)、讀取轉(zhuǎn)換結(jié)果(狀態(tài)S3)。各狀態(tài)由CPLD輸出腳CS、WR、RD的不同電平組合確定，主要的VHDL語(yǔ)句為：