麥瑞半導(dǎo)體公司(Micrel Inc.)發(fā)佈了新型可高度配置的雙鎖相環(huán)(PLL)時(shí)脈產(chǎn)發(fā)生器系列產(chǎn)品，優(yōu)化了超低抖動(dòng)、超強(qiáng)串?dāng)_隔離和增強(qiáng)型電源雜訊抑制。
2012-10-31 10:24:48
1258 基本配置：時(shí)鐘凈化電路 鎖相環(huán)的最基本配置是將參考信號(hào)(FREF)的相位與可調(diào)反饋信號(hào)(RFIN)F0的相位進(jìn)行比較，如圖1所示。 圖1. PLL基本配置 圖2中有一個(gè)在頻域中工作的負(fù)反饋控制環(huán)路
2021-03-02 16:34:023806 
。輸入 PLL1 參考時(shí)鐘設(shè)置為 100MHz。 問題是由于更改DLYDIV_SEL 是重新配置PLL，是否必須遵循19.6.4.3 中定義的PLL 復(fù)位和重新配置流程？在更改 PLL
2023-04-18 08:25:33
如何用PLL對(duì)時(shí)鐘進(jìn)行配置呢？PLL配置時(shí)鐘喚醒后還需要重新配置RCC嗎？
2021-11-22 06:30:33
預(yù)安裝分為哪幾種呢？可卸載預(yù)安裝功能的配置步驟有哪些呢？
2022-03-03 06:26:21
我們正在研究 iMXRT1170 微控制器，并希望在 ENET_1G 接口上實(shí)現(xiàn)最佳數(shù)據(jù)速率。你能幫我們找到為此目的的最佳內(nèi)存配置嗎？更具體地說，我們應(yīng)該為以下選擇哪種存儲(chǔ)器（例如，閃存、OCRAM
2023-03-22 06:39:39
配置系統(tǒng)時(shí)鐘實(shí)驗(yàn)1 使用 HSE一般情況下，我們都是使用 HSE，然后 HSE 經(jīng)過 PLL 倍頻之后作為系統(tǒng)時(shí)鐘。通常的配置是： HSE=8M， PLL 的倍頻因子為： 9，系統(tǒng)時(shí)鐘就設(shè)置成
2021-08-12 07:51:30
您好：
我正在使用AD9122芯片。在官方提供Datasheet上最后提供了一配置DA的寄存器的例程，我按照配置方法進(jìn)行配置。結(jié)果出現(xiàn)PLL無法鎖定。
配置列表如下
0x00
2023-12-22 08:13:42
最近在使用AD9510這款芯片配置時(shí)鐘，目前程序已經(jīng)能夠?qū)⑤斎腩l率直接分頻輸出，但是PLL鎖相環(huán)這部分始終沒能夠配置成功。請(qǐng)問想要PLL鎖相環(huán)控制VCO輸入一個(gè)固定的頻率到AD9510里面，寄存器該怎么配置？或者配置順序是怎樣的？電路如下：
2019-03-23 15:04:29
Altera可重配置PLL使用手冊(cè)在實(shí)際應(yīng)用中，F(xiàn)PGA的工作時(shí)鐘頻率可能在幾個(gè)時(shí)間段內(nèi)變動(dòng)，對(duì)于與之相關(guān)的鎖相環(huán)（PLL），若PLL的輸入時(shí)鐘在初始設(shè)定的時(shí)鐘頻率的基礎(chǔ)上變化不太大時(shí)，PLL一般
2009-12-22 11:27:13
HSI為24M，用HSI配置PLL 48M時(shí)鐘作為HCLK時(shí)，無法用SW口進(jìn)行仿真，只要HCLK不使用PLL，就可以正常進(jìn)行仿真，請(qǐng)教一下PLL的參數(shù)該如何配置??？多謝！?。。。?！
現(xiàn)PLL配置參數(shù)
2024-03-13 09:50:57
和 ALTPLL_RECONFIG 控制器實(shí)例來對(duì)物理介質(zhì)附加子層(PMA) 控制、物理代碼子層 (PCS)、 多用鎖相環(huán) (PLL) 以及通用鎖相環(huán) (PLL) 進(jìn)行重配置。
2017-11-14 10:53:11
在配置PLL過程中，打開了megawizard plug-in manager后，下拉菜單中沒有IO這個(gè)選項(xiàng)，更別說選ATLPLL了，求問這是什么情況！PLL配置教程原帖http
2017-03-22 09:58:41
IO口既要當(dāng)輸入又要當(dāng)輸出口時(shí)，是不是可以不用在代碼生成器里配置，只要在用到的時(shí)候再配置輸入輸出就好了？？
2018-07-23 02:37:09
專家你好：
OMAP_l138開發(fā)中遇到如下問題，請(qǐng)指教
DSP核鏈接后可以配置到300M，且程序下載等都正常，ARM核鏈接后PLL0只能配置到150M，測(cè)試環(huán)境是winXP CCS3.3 .
2018-06-21 20:18:44
版本3.45.1i嘗試配置上述設(shè)備上的內(nèi)部振蕩器為64 MHz（16MHz的4xPLL）。我選擇了內(nèi)部RC振蕩器、FOSC和16MHZ_HF。如果選擇啟用PLL，則CONFIG1H的PLCFG得到
2020-04-02 10:44:26
PLL_P是16、17位，為什么配置時(shí)的代碼是這樣：RCC->PLLCFGR = PLL_M | (PLL_N > 1) -1)1) -1)
2017-01-31 23:50:16
有沒有人用STM32F103系列做過PMBus的主機(jī)呀？和I2C再配置上有什么區(qū)別嗎？
2024-03-13 07:41:56
STM32為什么必須先配置時(shí)鐘再配置GPIO？
2018-10-03 08:44:53
STM32時(shí)鐘配置（超頻配置），時(shí)鐘三種不同的時(shí)鐘源可被用來驅(qū)動(dòng)系統(tǒng)時(shí)鐘(SYSCLK)：● HSI振蕩器時(shí)鐘● HSE振蕩器時(shí)鐘● PLL時(shí)鐘具體的系統(tǒng)時(shí)鐘配置方法及步驟：1.使用HSE配置系統(tǒng)
2021-08-10 06:00:33
進(jìn)了STOP模式后，PLL停掉了，所以，如果開始的時(shí)鐘配置，用的是PLL，那么喚醒后，需要重新配置RCC。如果使用的是PLL,及時(shí)是用MSI作為時(shí)鐘源，放大出來的，比如4M的MSI，PLL放大到
2021-08-18 08:17:53
DDR3 PLL配置。1.DDR3PLLCTL1寄存器的ENSAT位（6位）寫1（使得PLL得倒最佳操作）2.DDR3PLLCTL0寄存器的BYUPASS寫1（設(shè)置PLL旁路模式）3.將PLLM
2018-01-24 21:27:10
動(dòng)態(tài)配置是用戶可以在 PLL 工作過程中通過專門的輸入輸出接口直接控制鎖相環(huán)的配置參數(shù)，包括：? 參考時(shí)鐘分頻系數(shù)(M)；? 反饋時(shí)鐘分頻系數(shù)(N)；? 輸出時(shí)鐘分頻系數(shù)(C0-4)；? 輸出相位
2022-10-27 08:14:31
Xilinx FPGA入門連載24：PLL實(shí)例之基本配置 1 工程移植可以復(fù)制上一個(gè)實(shí)例sp6ex7的整個(gè)工程文件夾，更名為sp6ex8。然后在ISE中打開這個(gè)新的工程。 2 新建IP核文件
2019-01-21 21:33:40
`Xilinx FPGA入門連載24：PLL實(shí)例之基本配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1 工程移植可以復(fù)制上一個(gè)實(shí)例
2015-11-16 12:09:56
本帖最后由 一只耳朵怪 于 2018-6-21 09:34 編輯
am57xx上有兩個(gè)網(wǎng)卡,我們想通過一個(gè)更新板卡系統(tǒng)數(shù)據(jù),一個(gè)更新采集數(shù)據(jù),但不知道為什么先配置eth0的ip再配置eth1
2018-06-21 06:25:42
在對(duì)tms320C6747 PLL配置時(shí)，PLLDIV2默認(rèn)值為1，若修改為其他值，就會(huì)報(bào)錯(cuò)，而且仿真器也連不上，請(qǐng)問問題出在哪？
2020-05-26 07:56:32
任何頻率合成器的目標(biāo)是根據(jù)給定的輸入?yún)⒖碱l率產(chǎn)生期望的輸出頻率，然而，可用的輸入頻率與所需的輸出頻率之間的關(guān)系并不總是明顯的。問題總是隱約可見：是否存在另一個(gè)更好的配置？對(duì)于我的PLL，將提供更好
2019-01-29 10:35:26
，輸出PLLP值超過規(guī)定范圍：有這個(gè)提示信息，再也不怕配置出錯(cuò)了。PLL的倍頻和分頻值有人覺得前面倍頻N值很大（如下圖），這樣會(huì)不會(huì)出問題？答案肯定是不會(huì)。但不建議將參數(shù)N設(shè)置為最大值。特定時(shí)鐘頻率有些
2020-05-18 07:00:00
和關(guān)閉，使用我認(rèn)為是20MS的γ-DelaysMs（20）。當(dāng)我增加XTalthFRQ 8000000, 12000000時(shí)，延遲變慢。我錯(cuò)過了配置中的一些東西。我需要配置PLL嗎？
2020-03-30 08:25:35
我嘗試使用內(nèi)部時(shí)鐘通過PLL 配置系統(tǒng)時(shí)鐘為80M 但是用SysCtlClockGet 得到的數(shù)值是66M， SysCtlClockSet(SYSCTL_SYSDIV_2_5 | SYSCTL_MAIN_OSC_DIS | SYSCTL_OSC_INT |SYSCTL_USE_PLL);
2018-08-16 06:20:20
`例說FPGA連載30：PLL例化配置與LED之功能概述特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1c0nf6Qc 本實(shí)例使用Quartus II
2016-09-09 18:29:24
`例說FPGA連載31：PLL例化配置與LED之PLL的IP核配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1c0nf6Qc 本實(shí)例使用了一個(gè)
2016-09-12 17:31:43
`我想用50M的外部時(shí)鐘通過pll配置出來一個(gè)clk3=4.8Mhz的時(shí)鐘，但是配置出來的時(shí)鐘上升沿和主時(shí)鐘對(duì)不齊。還有紅線后面那個(gè)是怎么回事呀，謝謝大家啦`
2017-12-16 15:12:44
參考了官網(wǎng)和各路大神寫的一些關(guān)于PLL動(dòng)態(tài)重配置的資料，雖然有收獲但是還是感覺大神們寫的太高端，不夠詳細(xì)，對(duì)于我這種學(xué)渣看起來還是迷迷糊糊。所以整理了一下自己的經(jīng)驗(yàn)，把整個(gè)過程記錄了下來。沒有很多語言全部是截圖大家湊合看吧。附有源代碼和Word文檔。
2017-10-12 12:32:44
您好，我有幾個(gè)問題想咨詢：
1 鎖相環(huán)路濾波器中開環(huán)帶寬和相位裕度怎么設(shè)置？
2 在通過spi配置寄存器時(shí)，寄存器配置是否有順序要求，還有在配置drg模式參數(shù)前是否需要等到pll lock后再配置
2023-12-07 08:04:12
`勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載63：PLL IP核創(chuàng)建于配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1i5LMUUD 可以復(fù)制上一個(gè)
2018-04-20 21:45:06
在源文件中配置好了PLL，PSC，DDR2等一些參數(shù),為什么在AISgen工具中還要配置，
2020-08-04 10:24:37
嗨，我想用用戶可配置的占空比生成時(shí)鐘。這意味著用戶將實(shí)時(shí)更改占空比。即沒有新的比特流文件。所以我從寄存器定義開始，并配置微控制器。我已經(jīng)開始為Spartan-6使用PLL_BASE時(shí)鐘管理組件。我只
2019-06-20 15:02:21
STM32CubeMX配置LED(一)本作者是一個(gè)剛剛使用32cubemx的小白，采用版本是32cubemx_v5.4.0，再配置過程中我將會(huì)初學(xué)的經(jīng)驗(yàn)和大家交流。
2022-01-05 06:22:19
嗨，我想生成一個(gè)具有指定頻率的時(shí)鐘，我需要做的所有配置都是使用PLL實(shí)現(xiàn)的。請(qǐng)引導(dǎo)我閱讀相關(guān)文檔和示例。非常感謝快速反應(yīng)。謝謝，kamlendra
2020-05-20 10:57:14
基于特定的開發(fā)板上的時(shí)鐘策略：倍頻/分頻系數(shù)需要在使能 PLL 之前進(jìn)行配置，所以需要在 Open PLL 之前將所有系統(tǒng)的時(shí)鐘分頻器系數(shù)以及PLL的倍頻系數(shù)配置好。整個(gè)時(shí)鐘的配置流程如下所示：(1
2021-08-23 09:12:44
FUT/FREF看起來是一個(gè)有理數(shù)，PLL配置為整數(shù)-N模式以獲得最佳抖動(dòng)性能（FS0）。有人知道是否有一種方法來禁用這個(gè)默認(rèn)函數(shù)&仍然在分?jǐn)?shù)模式，而不是整數(shù)模式的程序部分？ 以上
2018-10-01 15:22:06
是否可以動(dòng)態(tài)配置邏輯而不是像pll或gtx這樣的源。在另一個(gè)世界中，動(dòng)態(tài)重新配置的限制是什么以上來自于谷歌翻譯以下為原文Is it possible to dynamicly reconfigure
2019-03-14 18:14:19
的，后來并沒有改變，找了一圈，說要關(guān)閉pll后再配置，結(jié)果還是無效。解決辦法：先使用內(nèi)部時(shí)鐘HIS，不開啟pll，最開始的時(shí)鐘僅僅保證eeprom可以讀取參數(shù)或者其他方式確定后續(xù)需要設(shè)置的時(shí)鐘，然后讀取e...
2021-08-12 06:24:57
C6747芯片在仿真器在線下載調(diào)試的模式下，若不使用GEL文件，自己寫的芯片初始化程序經(jīng)常跑飛或者運(yùn)行速度很忙，咨詢以下問題：1 PSC，PLL，CACHE，SYSCFG四個(gè)模塊寄存器配置流程細(xì)節(jié)
2020-07-30 11:35:28
求大神分享一種高檔FPGA可重構(gòu)配置方法
2021-04-29 06:16:54
`玩轉(zhuǎn)Zynq連載22——[ex03] 基于Zynq PL的PLL配置實(shí)例更多資料共享騰訊微云鏈接：https://share.weiyun.com/5s6bA0s百度網(wǎng)盤鏈接：https
2019-09-06 08:13:18
在配置主頻時(shí)主要有四個(gè)變量影響;input clock, PLLM, PLLD, OUTPUT_DIVIDE，有幾個(gè)問題沒想明白：
1.如果有Inputclock，沒有配置PLLM,PLLD，有
2018-06-19 04:35:00
請(qǐng)問哪位大神配置過AD9510，我現(xiàn)在想通過配置PLL輸出一個(gè)1.6M的時(shí)鐘，配了好幾次都不成功，希望大家給指導(dǎo)一下，謝謝了！還有就是那個(gè)PLL參考輸入REFIN是多少了？
2018-09-17 15:45:06
6455的PLL1可以按照技術(shù)手冊(cè)配置，但是PLL2只有一個(gè)DIV。這個(gè)PLL2是怎么配置？直接寫PLLDIV1（0x029C0118）這個(gè)寄存器就當(dāng)配置了？手冊(cè)那個(gè)配置步驟只適合配置PLL1啊?。?！
2018-08-02 09:17:37
PLL配置段代碼。但是發(fā)現(xiàn)該段代碼如下
2018-08-06 07:33:54
了兩件事：使用帶 HSI 的 PLL 來實(shí)現(xiàn) 8MHz 時(shí)鐘，其中不需要 PLL 并且可以完全跳過（將 HSI 除以 2，然后再乘以 2）使用等待狀態(tài)，而對(duì)于 8MHz 則不需要即使使用此配置，核心
2022-12-30 07:20:03
土壤檢測(cè)實(shí)驗(yàn)室儀器設(shè)備配置方案配置明細(xì)【山東云唐·YT-GT】可應(yīng)用于大種植戶、種植基地、農(nóng)資商、農(nóng)技服務(wù)公司等
序號(hào)
名稱
2021-03-25 10:11:39
大型肥料廠配置實(shí)驗(yàn)室檢測(cè)儀器的方案-檢測(cè)方案配置【山東云唐·YTTRX05】使用綠色植物培肥使用綠色植物培肥主要是通過在田間種植綠肥作物,并將其翻入土中來培肥土壤。栽培綠肥主要以豆科作物為主,如
2021-03-30 14:05:56
用可再配置FPGA實(shí)現(xiàn)DSP功能
2010-07-16 17:56:43
10 本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內(nèi)嵌的增強(qiáng)型可重配置PLL在不同的輸入時(shí)鐘頻率之間的動(dòng)態(tài)適應(yīng)，其目的是通過提供PLL的重配置功能，使得不需要對(duì)
2010-11-02 15:17:2427 配置一個(gè)最佳的RF/微波開關(guān)系統(tǒng)
隨著通信業(yè)的高速增長，組成這些不同通信系統(tǒng)的各種元器件的測(cè)試量也隨之有了巨大增長。這些產(chǎn)品的測(cè)試要求和步驟均有較大的不同，
2009-02-08 23:13:59531 
FPGA Cyclone器件中PLL的配置方法
2016-02-23 11:04:135 配置三層交換機(jī)-接口配置
2016-12-24 23:29:530 新版LAMP源碼的安裝和配置最佳手冊(cè)
2017-09-09 09:04:150 DSP在線升級(jí)與資源優(yōu)化再配置
2017-10-20 09:53:275 下面我們來看本實(shí)例如何配置一個(gè)PLL硬核IP，并將其集成到工程中。如圖8.18所示，在新建的工程中，點(diǎn)擊菜單“ToolsàMegaWizard Plug-In Manager”。
2018-04-24 11:30:026654 
如何在 Arria 10 中實(shí)現(xiàn) I/O 鎖相環(huán) (PLL) 重配置
2018-06-20 00:57:003438 
不僅僅從頻率和相位上比較穩(wěn)定，而且其時(shí)鐘網(wǎng)絡(luò)延時(shí)也相比內(nèi)部邏輯產(chǎn)生的分頻時(shí)鐘要小得多。下面就如何配置一一個(gè)PLL做一些說明。
2019-03-06 11:14:262 得到的時(shí)鐘不僅僅從頻率和相位上比較穩(wěn)定，而且其時(shí)鐘網(wǎng)絡(luò)延時(shí)也相比內(nèi)部邏輯產(chǎn)生的分頻時(shí)鐘要小得多。”下面就如何配置一一個(gè)PLL做一些說明。
2019-03-07 16:23:372600 先用FPGA的外部輸入時(shí)鐘clk將FPGA的輸入復(fù)位信號(hào)rst_n做異步復(fù)位、同步釋放處理，然后這個(gè)復(fù)位信號(hào)輸入PLL，同時(shí)將clk也輸入PLL。設(shè)計(jì)的初衷是在PLL輸出有效時(shí)鐘之前，系統(tǒng)的其他部分都保持復(fù)位狀態(tài)。
2020-03-29 17:19:002456 
本文檔的主要內(nèi)容詳細(xì)介紹的是在FPGA上編寫通過SPI總線配置外部PLL芯片AD9518和ADC9268的程序免費(fèi)下載。
2021-03-10 15:50:0050 在FPGA中配置PLL的步驟及使用方法
2021-05-28 10:01:1720 不需要對(duì)標(biāo)準(zhǔn) BGP 行為或配置進(jìn)行修改就可以完成工作。這樣就不必考慮為交換機(jī)分配 ASN 編號(hào)的事情，有助于在數(shù)據(jù)中心建立最佳 ASN 配置，并避免在分配錯(cuò)誤的脊網(wǎng)絡(luò) ASN 時(shí)進(jìn)行的次優(yōu)路由
2021-07-28 18:10:001951 廣義的來說，F(xiàn)PGA的配置包括直接使用下載電纜對(duì)FPGA器件進(jìn)行編程、對(duì)外部EEPROM和FLASH進(jìn)行編程、使用MPU對(duì)FPGA器件進(jìn)行編程、外部EEPROM和FLASH對(duì)器件進(jìn)行編程
2021-09-06 09:41:566052 在FPGA上編寫的通過SPI總線配置外部PLL芯片AD9518和ADC9268的程序(開關(guān)電源技術(shù)與設(shè)計(jì)潘永雄.pdf)-在FPGA上編寫的通過SPI總線配置外部PLL芯片AD9518和ADC9268的程序，適合感興趣的人學(xué)習(xí)參考
2021-09-16 11:37:0561 燈）原理同樣先上一張圖：這次我們配置sysclk使用的是內(nèi)部高速時(shí)鐘 HSI。從上圖時(shí)鐘樹可看出HSI可以直接作為SYSCLK的時(shí)鐘，但是HSI最高只有8M，比較慢，我們采用的是先HSI的2分頻 經(jīng)過 PLL 倍頻之后作為系統(tǒng)時(shí)鐘。通常的配置是：HSI/2=4M，PLL 的倍頻因子為：16，系統(tǒng)時(shí)鐘就
2021-11-26 18:51:1064 STM32F4外部晶振配置system_stm32f4xx.c這個(gè)文件里面有晶振使用的配置，一般情況下，跑一個(gè)單片機(jī)需要做系統(tǒng)晶振初始化，以STM32為例，主循環(huán)需要先配置SystemInit
2021-12-24 19:21:1250 文章目錄使用cubemx配置stm32(二)__核心配置cubemx工程搭建實(shí)現(xiàn)單片機(jī)點(diǎn)燈程序CubeMX新建工程CubeMX圖形配置調(diào)試時(shí)鐘信號(hào)來源**CubeMX圖形配置時(shí)鐘樹**CubeMX
2021-12-27 18:48:210 電子發(fā)燒友網(wǎng)站提供《EF3 PLL動(dòng)態(tài)配置.pdf》資料免費(fèi)下載
2022-09-27 10:26:040 電子發(fā)燒友網(wǎng)站提供《ELF2 FPGA PLL動(dòng)態(tài)配置.pdf》資料免費(fèi)下載
2022-09-26 15:13:060 Lattice和Actel的FPGA使用稱為反熔絲的非易失性配置技術(shù)，其主要優(yōu)點(diǎn)是系統(tǒng)設(shè)計(jì)更加簡單、不需要外部存儲(chǔ)器和配置控制器、功耗低、成本低和FPGA配置時(shí)間更快。最大的缺點(diǎn)在于配置是固定的。
2022-12-01 11:08:45862 現(xiàn)在配置對(duì)象已經(jīng)是單例了，但還有一個(gè)問題，它的每個(gè)配置項(xiàng)的值都是默認(rèn)值，我們當(dāng)然是希望它在創(chuàng)建對(duì)象的時(shí)候是使用配置文件中的值啦。下面看需求三怎么實(shí)現(xiàn)。
2023-05-04 10:00:45453 通常情況下，一個(gè)IS-IS進(jìn)程下配置一個(gè)NET即可。當(dāng)區(qū)域需要重新劃分時(shí)，例如將多個(gè)區(qū)域合并，或者將一個(gè)區(qū)域劃分為多個(gè)區(qū)域，這種情況下配置多個(gè)NET可以在重新配置時(shí)仍然能夠保證路由的正確性。由于
2023-05-04 11:31:46696 
PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)備要正常工作，通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步，利用鎖相環(huán)路就可以實(shí)現(xiàn)這個(gè)目的。
2023-05-29 09:51:32443 
pll鎖相環(huán)的作用 pll鎖相環(huán)的三種配置模式? PLL鎖相環(huán)是現(xiàn)代電子技術(shù)中廣泛應(yīng)用的一種電路，它的作用是將一個(gè)特定頻率的輸入信號(hào)轉(zhuǎn)換為固定頻率的輸出信號(hào)。PLL鎖相環(huán)的三種配置模式分別為
2023-10-13 17:39:481102 配置BGP的前提是要保證各個(gè)自治區(qū)域的路由均可達(dá)，所以要首先在AS 2 配置OSPF使AS 2 通暢，然后再配置BGP。由于BGP的路由黑洞問題，需要在BGP路由經(jīng)過的所有路由器上配置BGP。
2024-01-06 10:07:02123 
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