模數(shù)轉(zhuǎn)換器(ADC)選擇重要參數(shù)：數(shù)字?jǐn)?shù)據(jù)輸出類型

　　設(shè)計人員有各種模數(shù)轉(zhuǎn)換器(ADC)可以選擇，數(shù)字?jǐn)?shù)據(jù)輸出類型是選擇過程中需要考慮的一項重要參數(shù)。目前，高速轉(zhuǎn)換器三種最常用的數(shù)字輸出是互補金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。

　　ADC中每種數(shù)字輸出類型都各有優(yōu)劣，設(shè)計人員應(yīng)根據(jù)特定應(yīng)用仔細(xì)考慮。這些因素取決于ADC的采樣速率和分辨率、輸出數(shù)據(jù)速率、系統(tǒng)設(shè)計的電源要求，以及其他因素。

　　本文將討論每種輸出類型的電氣規(guī)格，及其適合特定應(yīng)用的具體特點。我們將從物理實現(xiàn)、效率以及最適合每種類型的應(yīng)用這些方面來對比這些不同類型的輸出。

　　CMOS數(shù)字輸出驅(qū)動器

　　在采樣速率小于200 Msps (ms/sec)的ADC中，CMOS是很常見的數(shù)字輸出。典型的CMOS驅(qū)動器由兩個晶體管(一個NMOS和一個PMOS)組成，連接在電源(VDD)和地之間，如圖1a所示。這種結(jié)構(gòu)會導(dǎo)致輸出反轉(zhuǎn)，因此，可以采用圖1b所示的背對背結(jié)構(gòu)作為替代方法，避免輸出反轉(zhuǎn)。

　　輸出為低阻抗時，CMOS輸出驅(qū)動器的輸入為高阻抗。在驅(qū)動器的輸入端，由于柵極與導(dǎo)電材料之間經(jīng)柵極氧化層隔離，兩個CMOS晶體管的柵極阻抗極高。輸入端阻抗范圍可達(dá)k?至M?級。

　　在驅(qū)動器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時，阻抗通常小于幾百?。CMOS的電平擺幅大約在VDD和地之間，因此可能會很大，具體取決于VDD幅度。

　　圖1：典型CMOS數(shù)字輸出驅(qū)動器

　　由于輸入阻抗較高，輸出阻抗較低，CMOS的優(yōu)勢之一在于通?？梢杂靡粋€輸出驅(qū)動多個CMOS輸入。

　　CMOS的另一個優(yōu)勢是低靜態(tài)電流。唯一出現(xiàn)較大電流的情況是CMOS驅(qū)動器上發(fā)生切換時。無論驅(qū)動器處于低電平(拉至地)還是高電平(拉至VDD)，驅(qū)動器中的電流都極小。但是，當(dāng)驅(qū)動器從低電平切換到高電平或從高電平切換到低電平時，VDD與地之間會暫時出現(xiàn)低阻抗路徑。該瞬態(tài)電流是轉(zhuǎn)換器速度超過200MSPS時，輸出驅(qū)動器中采用其他技術(shù)的主要原因。

　　另一個原因是轉(zhuǎn)換器的每一位都需要CMOS驅(qū)動器。如果轉(zhuǎn)換器有14位，就需要14個CMOS輸出驅(qū)動器來傳輸每一位。一般會有一個以上的轉(zhuǎn)換器置于單個指定封裝，常見為八個。

　　采用CMOS技術(shù)時，意味著數(shù)據(jù)輸出需要高達(dá)112個輸出引腳。從封裝角度來看，這不太可能實現(xiàn)，而且還會產(chǎn)生高功耗，并使電路板布局變得更加復(fù)雜。為了解決這些問題，我們引入了使用LVDS的接口。

　　LVDS數(shù)字輸出驅(qū)動器

　　與CMOS技術(shù)相比，LVDS具備一些明顯優(yōu)勢。它可以在低電壓信號(約350mV)下工作，并且為差分而非單端。低壓擺幅具有較快的切換時間，可以減少EMI問題。

　　差分這一特性可以帶來共模抑制的好處。這意味著耦合到信號的噪聲對兩個信號路徑均為共模，大部分都可被差分接收器消除。

　　LVDS中的阻抗必須更加嚴(yán)格控制。在LVDS中，負(fù)載阻抗應(yīng)約為100?，通常通過LVDS接收器上的并聯(lián)端接電阻實現(xiàn)。此外，LVDS信號還應(yīng)采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100?時，所需的單端阻抗為50?。圖2所示為典型LVDS輸出驅(qū)動器。

　　圖2：典型LVDS輸出驅(qū)動器

　　如圖2中LVDS輸出驅(qū)動器拓?fù)浣Y(jié)構(gòu)所示，電路工作會在輸出電源產(chǎn)生固定直流負(fù)載電流。這可以避免輸出邏輯狀態(tài)躍遷時典型CMOS輸出驅(qū)動器中出現(xiàn)的電流尖峰。電路中的標(biāo)稱拉電流/灌電流設(shè)為3.5mA，使得端接電阻100?時典型輸出電壓擺幅為350mV。電路的共模電平通常設(shè)為1.2V，兼容3.3V、2.5V和1.8V電源電壓。

　　有兩種書面標(biāo)準(zhǔn)可用來定義LVDS接口。最常用的標(biāo)準(zhǔn)之一是ANSI/TIA/EIA-644規(guī)格，標(biāo)題為《低壓差分信號(LVDS)接口電路的電氣特性》。另一種是IEEE標(biāo)準(zhǔn)1596.3，標(biāo)題為《可擴展一致性接口(SCI)的低壓差分信號IEEE標(biāo)準(zhǔn)》。

　　LVDS需要多加注意信號路由的物理布局，但在采樣速率達(dá)到200MSPS或更高時可以為轉(zhuǎn)換器提供許多優(yōu)勢。LVDS的恒定電流使得許多輸出都能受到驅(qū)動，無需CMOS要求的大量電流吸取。

　　此外，LVDS還能以雙倍數(shù)據(jù)速率(DDR)模式工作，其中兩個數(shù)據(jù)位可以通過同一個LVDS輸出驅(qū)動器。與CMOS相比，可以減少一半的引腳數(shù)。

　　同時，還降低了等量數(shù)據(jù)輸出的功耗。對轉(zhuǎn)換器數(shù)據(jù)輸出而言，LVDS確實相比CMOS具有諸多優(yōu)勢，但也和CMOS一樣存在一些限制。隨著轉(zhuǎn)換器分辨率的增加，LVDS接口所需的數(shù)據(jù)輸出量會變得更難針對PCB布局進行管理。而且，轉(zhuǎn)換器的采樣率最終會使接口所需的數(shù)據(jù)速率超出LVDS的能力。