微距追趕時(shí)代，中科智芯的殺手锏是什么？

歷經(jīng)多年的發(fā)展和沉淀，半導(dǎo)體芯片封裝技術(shù)在市場研發(fā)中已經(jīng)越來越成熟，如今已有數(shù)百種封裝類型。而在這數(shù)百種封裝類型中，扇出型封裝技術(shù)日益火熱起來，其更被認(rèn)為是延續(xù)和超越摩爾定律的關(guān)鍵技術(shù)方案。微距追趕時(shí)代，中科智芯的先進(jìn)封裝技術(shù)——扇出封裝憑借其在產(chǎn)品良率、可靠性、制造成本、規(guī)?；慨a(chǎn)速度等優(yōu)勢，得到了市場的廣泛認(rèn)可。

在這里，我們將向大家介紹扇出封裝技術(shù)的優(yōu)勢和關(guān)鍵工藝。

一、扇出封裝技術(shù)優(yōu)勢

自2000年以來，晶圓級封裝WLP已被廣泛采用并投入生產(chǎn)，其中大部分封裝和測試都是以完整的晶圓形式完成的。WLP不需要中間集成電路(IC)基板，因此可以被更薄的封裝外形所容納，并且可以直接安裝到主板上。扇出封裝(FO)特有的是互連超越芯片邊緣，支持多芯片、2.5D和3D封裝解決方案。FO技術(shù)可用于制造再分布層(RDL)轉(zhuǎn)接板，這是2.5D封裝的低成本替代方案。此外，F(xiàn)O技術(shù)有助于垂直方向的多芯片堆疊，從而實(shí)現(xiàn)3D封裝解決方案。輸入/輸出(IO)密度可伸縮性極為靈活，還具有通過2D、2.5D和3D結(jié)構(gòu)將無源和有源芯片集成在同一個(gè)封裝中的這些優(yōu)勢和極大的小型化潛力，使其成為半導(dǎo)體封裝的首選技術(shù)之一。

FO-WLP是一種多功能半導(dǎo)體封裝技術(shù)，可用于各種關(guān)鍵應(yīng)用，如分離式大型處理器芯片、移動(dòng)APE、汽車?yán)走_(dá)和RF、音頻編解碼器、PMIC和潛在的5G封裝天線(AiP)。與傳統(tǒng)的fiip芯片相比，它具有更薄的封裝尺寸、更高的RF性能、更高的I/O密度和更低的熱阻等優(yōu)點(diǎn)。除了扇出電氣I/O外，它還可用于各種2.5D和3D多芯片集成。今天，F(xiàn)O-WLP已經(jīng)從低端封裝技術(shù)發(fā)展成為高性能、高性價(jià)比的集成平臺(tái)，如圖1所示。

圖1扇出封裝市場驅(qū)動(dòng)因素路線圖

扇出封裝的趨勢是走向更多的集成，而FO-WLP是未來擴(kuò)展到異構(gòu)集成的潛在候選。這為新的MCMs(多芯片模塊)、PoPs(層疊封裝)和sip提供了可實(shí)施性。FO-WLP的與眾不同在于能夠嵌入多種芯片(獨(dú)立于芯片類型、尺寸或側(cè)面),允許多種集成可能性:小芯片、大芯片、堆疊或并排多芯片；單芯片和多芯片配置的2D解決方案；2.5D轉(zhuǎn)接板解決方案；3D SiP和PoP解決方案，可包括面對面(有源芯片正面對芯片背面)或面對面(有源芯片正面對有源芯片正面或F2F)選項(xiàng)；或者與無源和有源組件的異構(gòu)集成。

FO封裝技術(shù)正在滲透更高端的I/O密度，遠(yuǎn)遠(yuǎn)超過每平方毫米18個(gè)，以及更精細(xì)的RDL，L/S測量值遠(yuǎn)低于5微米/5 μm。TSMC和日月光分別以其FO on substrate technology InFO_oS和FoCoS投入生產(chǎn)，用于網(wǎng)絡(luò)應(yīng)用。未來五年，封裝尺寸將超過25 mm × 25 mm，L/S將走向2微米/2微米及以下。rdl的數(shù)量將增加到4個(gè)及以上，封裝厚度(不含BGA)將達(dá)到150μm。

隨著技術(shù)的進(jìn)步(更高的I/O數(shù)、RDL數(shù)、TMV、芯片持續(xù)等),集成度更高的FO架構(gòu)(如PoP和SiP)將會(huì)被廣泛應(yīng)用。)。不同終端應(yīng)用的FO技術(shù)路線圖如圖2所示。

圖2 不同終端應(yīng)用的FO技術(shù)路線圖

二、扇出封裝關(guān)鍵工藝

扇出封裝技術(shù)在不同的OSAT形成各自的技術(shù)平臺(tái)，歸納起來主要有三種做法：die first/face up，die first/face down和RDL first。以業(yè)內(nèi)技術(shù)較成熟、市場應(yīng)用較廣的eWLB扇出技術(shù)為例，其工藝路線如下圖3。

圖3 eWLB工藝流程

eWLB工藝流程分為以下三大部分：

1、Re-con（晶圓重構(gòu) wafer reconstitution）:將來料晶圓通過研磨、劃片分割成單獨(dú)的芯粒，再將這些芯粒貼合拼在同一個(gè)金屬載板上后，通過塑封的方式將這些晶粒重新構(gòu)成一片EMC晶圓；

2、RDL（再布線）：在重構(gòu)的EMC晶圓上通過金屬薄膜濺射、光刻、電鍍、去膠、刻蝕等工藝實(shí)現(xiàn)芯片內(nèi)電路的再分布；

3、封裝成型（Backend）：在芯粒再布線形成的焊盤上植入焊球完成芯片的電路連接，然后將封裝好的package通過刀片分割成一個(gè)單獨(dú)的實(shí)體后包裝出貨。

近年來，中科智芯一直堅(jiān)持創(chuàng)新，在先進(jìn)封裝技術(shù)領(lǐng)域內(nèi)厚積薄發(fā)，不斷夯實(shí)在行業(yè)發(fā)展地位。芯片制造工藝的發(fā)展不會(huì)停滯，無論是現(xiàn)在還是未來，中科智芯都將精準(zhǔn)把握市場趨勢、緊扣科技脈搏，為推動(dòng)芯片封裝技術(shù)的發(fā)展貢獻(xiàn)力量。

審核編輯 黃昊宇