PCB設(shè)計(jì)高速、小型化發(fā)展，Allegro 16.6助力布局優(yōu)化

　　科通集團(tuán)日前在北京、上海、深圳召開Cadence Allegro 16.6技術(shù)研討會(huì)，與工程師分享Cadence Allegro 16.6的最新功能特點(diǎn)?？仆瘓F(tuán)表示，將以本地化的優(yōu)質(zhì)服務(wù)，把Cadence Allegro 16.6的優(yōu)勢與本土需求結(jié)合，讓工程師深入了解Cadence Allegro 16.6給設(shè)計(jì)帶來的優(yōu)化。

　　PCB的設(shè)計(jì)趨勢

　　科通Cadence產(chǎn)品經(jīng)理王其平認(rèn)為，PCB的三個(gè)設(shè)計(jì)趨勢是：小型化，功能越來越多；高速化；工具的智能化。在高速、高密度PCB設(shè)計(jì)方面，Cadence提供了很好的解決方案來優(yōu)化電路板布局。以多層PCB設(shè)計(jì)為例，Cadence的工具可以通過優(yōu)化布局來減少設(shè)計(jì)層數(shù)，節(jié)省成本?！坝闷渌ぞ咝枰?層完成的設(shè)計(jì)，用Cadence工具可能僅需4層就能實(shí)現(xiàn)?！?/p>

　　隨著未來的設(shè)計(jì)趨勢將向高速、高密度發(fā)展，仿真功能變得非常重要。因此，今年Cadence收購了信號(hào)與電源完整性技術(shù)供應(yīng)商Sigrity，從而進(jìn)一步加強(qiáng)了仿真的能力。Sigrity提供了豐富的千兆比特信號(hào)與電源網(wǎng)絡(luò)分析技術(shù)，包括面向系統(tǒng)、PCB和IC封裝設(shè)計(jì)的獨(dú)特的考慮電源影響的信號(hào)完整性分析功能。Sigrity分析技術(shù)與Cadence Allegro和OrCAD設(shè)計(jì)工具的組合將會(huì)提供全面的前端到后端的綜合流程，幫助系統(tǒng)和半導(dǎo)體公司提供高性能設(shè)備，應(yīng)用千兆比特接口協(xié)議，例如DDR和PCI Express。

　　Cadence Allegro 16.6的最新功能特點(diǎn)

　　與Protel提供的是一個(gè)完整的設(shè)計(jì)工具包不同，Cadence Allegro工具提供了極其靈活的配置，通過拆分成許多功能模塊，不同需求的客戶可以找到最貼切的方案，從而大幅節(jié)省了成本。相比Allegro 16.5，之前的Pspice只能支持單核，而新的Pspice可支持多核（超過4核），因而在仿真速度方面最高提升4倍。加強(qiáng)了與用戶互動(dòng)的功能，可通過云存儲(chǔ)將設(shè)計(jì)放到云端。此外，在Team Design、小型化、三維接口等方面都有很好的改進(jìn)。

　　Allegro 16.6能夠?qū)⒏咚俳缑娴臅r(shí)序閉合加快30～50%，這有賴于時(shí)序敏感型物理實(shí)現(xiàn)與驗(yàn)證，其對(duì)應(yīng)的業(yè)界首個(gè)電子CAD（ECAD）團(tuán)隊(duì)協(xié)作環(huán)境，面向使用Microsoft SharePoint技術(shù)的PCB設(shè)計(jì)。

　　Allegro 16.6產(chǎn)品線的新功能有助于嵌入式雙面及垂直部件的小型化改良，改進(jìn)時(shí)序敏感型物理實(shí)現(xiàn)與驗(yàn)證，加快時(shí)序閉合，并改進(jìn)ECAD和機(jī)械化CAD（MCAD）協(xié)同設(shè)計(jì)--這些都對(duì)加快多功能電子產(chǎn)品的開發(fā)至關(guān)重要。Allegro套件的PCB設(shè)計(jì)小型化功能在16.5中已經(jīng)提供，Allegro 16.6產(chǎn)品套件繼續(xù)利用嵌入式有源及無源元件最新的生產(chǎn)工藝，解決電路板尺寸不斷縮小有關(guān)的特定設(shè)計(jì)問題。元件可利用Z軸垂直潛入到PCB內(nèi)層，大大減少X和Y軸布線空間。

　　Allegro 16.6通過自動(dòng)交互延遲調(diào)整（AiDT）加快時(shí)序敏感型物理實(shí)現(xiàn)。自動(dòng)交互延遲調(diào)整可縮短時(shí)間，滿足高級(jí)標(biāo)準(zhǔn)界面的時(shí)序約束，例如DDR3等，縮短的程度可達(dá)30～50%。AiDT可幫助用戶逐個(gè)界面地迅速調(diào)整關(guān)鍵高速信號(hào)的時(shí)間，或?qū)⑵鋺?yīng)用于字節(jié)通道級(jí)，將PCB上的線路調(diào)整時(shí)間從數(shù)日縮短到幾個(gè)小時(shí)。EMA Timing Designer結(jié)合Allegro PCB SI功能，幫助用戶迅速實(shí)現(xiàn)關(guān)鍵高速信號(hào)的時(shí)序閉合。

　　業(yè)界評(píng)價(jià)

　　據(jù)王其平介紹，過去一年，科通代理Cadence的業(yè)務(wù)量實(shí)現(xiàn)了將近100%的增長，客戶群數(shù)量不斷突破，市場占有率也不斷增加。他解釋說，例如，手機(jī)向智能手機(jī)的轉(zhuǎn)移使得很多開發(fā)平臺(tái)往Cadence平臺(tái)轉(zhuǎn)移。這是由于客戶的設(shè)計(jì)復(fù)雜度不斷提升，對(duì)于工具的需求也不斷往高端靠近。而從以已有實(shí)例來看，客戶用兩個(gè)月時(shí)間即可完成從Protel向Cadence工具的全部切換。

　　王其平表示，市場資源和聯(lián)合支持是科通的重要優(yōu)勢，科通可以為用戶提供從芯片級(jí)到板級(jí)的良好支持，在成本方面也更具競爭力。從2011年開始代理Cadence產(chǎn)品至今，科通始終專注于如何實(shí)現(xiàn)更好的服務(wù)，將獲得市場占有率放在第一位，短短兩年客戶數(shù)量已達(dá)到100多位。目前，除了每周二的在線培訓(xùn)，科通還通過workshop、研討會(huì)等其他形式為客戶提供多種支持。