采用CPLD和VHDL語言實(shí)現(xiàn)CMOS APS圖像傳感器時(shí)序控制電路的設(shè)計(jì)

1、引言

CMOS圖像傳感器是近年來發(fā)展十分迅速的一種新型固態(tài)圖像傳感器。它將圖像傳感器陣列、時(shí)序控制電路、信號處理電路、A／D轉(zhuǎn)換電路以及接口電路等集成在一體，使其具有體積小、功耗低、集成度高、控制簡單、成本低等優(yōu)點(diǎn)，因此在數(shù)字圖像采集等方面得到廣泛應(yīng)用。

本文在分析了PB-1024 CMOS APS圖像傳感器的工作原理和時(shí)序要求的基礎(chǔ)上，設(shè)計(jì)了簡單合理的時(shí)序控制電路。該設(shè)計(jì)采用復(fù)雜可編程邏輯器件（CPLD）作為硬件設(shè)計(jì)平臺，VHDL語言為設(shè)計(jì)描述方式，并通過Xilinx公司的Foundation軟件進(jìn)行了系統(tǒng)仿真。

2、PB-1024 CMOS APS圖像傳感器

2.1 特性、結(jié)構(gòu)及原理

PB-10244是美國Photobit公司生產(chǎn)的百萬像素CMOS APS圖像傳感器。其圖像分辨率為1024H×1024V，像元尺寸10.0μm×10.0 μm，在主時(shí)鐘頻率為66 MHz時(shí)，最大數(shù)據(jù)傳輸速率為528 Mbit／s，對應(yīng)的采樣速率為500幀／s，且片內(nèi)集成了8位A／D轉(zhuǎn)換器。

PB-1024 CMOS APS圖像傳感器將像素矩陣、A／D轉(zhuǎn)換電路及時(shí)序控制電路等集成在一起，其內(nèi)部結(jié)構(gòu)由圖1所示的幾個功能模塊組成。當(dāng)光照射到像素陣列上時(shí)發(fā)生光電效應(yīng)，在像素單元內(nèi)產(chǎn)生相應(yīng)的電荷。在時(shí)序電路的控制下，行選擇邏輯單元根據(jù)行地址總線選通相應(yīng)的行像素單元，行像素單元內(nèi)的圖像信號通過各自所在的列信號總線，傳輸?shù)綄?yīng)的模擬信號處理單元和A／D轉(zhuǎn)換器，轉(zhuǎn)換后的數(shù)字信號首先被存儲在A／D轉(zhuǎn)換寄存器中，然后在輸出控制電路的作用下，轉(zhuǎn)移到輸出寄存器中，最后8×8位的數(shù)字信號經(jīng)放大后輸出。

2.2 時(shí)序分析

PB-1024 CMOS APS圖像傳感器所需的時(shí)序驅(qū)動控制信號主要有：采樣開始信號ROW_STRT_N、數(shù)據(jù)轉(zhuǎn)移信號LD_SHFT_N、數(shù)據(jù)允許輸出信號DATA_READ_EN_N等，其驅(qū)動控制時(shí)序如圖2所示。

在光積分期間，通過10位行地址總線（ROW_ADDR）選通有效的像素行，當(dāng)采樣開始信號有效時(shí)（ROW_STRT_N為低電平），開始從有效的像素行中讀取模擬信號，經(jīng)A／D轉(zhuǎn)換后，將數(shù)字信號存儲在A／D轉(zhuǎn)換寄存器中。完成以后，圖像傳感器送出數(shù)據(jù)讀取完成信號（ROW_DONE_N為低電平）給驅(qū)動控制器，驅(qū)動控制器發(fā)出數(shù)據(jù)轉(zhuǎn)移信號（LD_SHFT_N為低電平），此時(shí)數(shù)字信號從A／D轉(zhuǎn)換寄存器中轉(zhuǎn)移到輸出寄存器中。在數(shù)據(jù)轉(zhuǎn)移信號有效的一個時(shí)鐘周期后，數(shù)據(jù)允許輸出信號開始有效（DATA_READ_EN_N為低電平），數(shù)據(jù)從輸出寄存器中輸出。

3、 時(shí)序控制電路的CPLD實(shí)現(xiàn)

3.1 復(fù)雜可編程邏輯器件

在設(shè)計(jì)中，由于來自PB-1024圖像傳感的8×8位數(shù)據(jù)輸出端口要用到64個I／O口、行地址需要10個I／O口、其他控制信號需要45個I／O口，這樣共需要119個用戶自定義的I／O口。為此選用美國Xilinx公司生產(chǎn)的XC95288XL復(fù)雜可編程邏輯器件來實(shí)現(xiàn)對PB-1024 CMOS APS圖像傳感器的驅(qū)動控制。XC95288XL共有208個輸出端口，其中有168個用戶可編程的I／O口，完全可以滿足系統(tǒng)設(shè)計(jì)的需求?；贑PLD的PB-1024 CMOS APS圖像傳感的驅(qū)動控制單元如圖3所示。

3.2 驅(qū)動電路的VHDL設(shè)計(jì)

通過對PB-1024 CMOS APS圖像傳感器的時(shí)序分析可見，時(shí)序控制電路的設(shè)計(jì)規(guī)模較大、復(fù)雜程度較高且速度要求較快，因此為了滿足高頻幀的時(shí)鐘要求，設(shè)計(jì)采用VHDL語言來實(shí)現(xiàn)，主要產(chǎn)生PB-1024的輸入時(shí)鐘信號和數(shù)據(jù)的采集、轉(zhuǎn)移和輸出信號。

為保證采集到的圖像能夠?qū)崟r(shí)地顯示在XGA監(jiān)視器上，系統(tǒng)時(shí)鐘頻率按照XGA監(jiān)視器的掃描頻率75 Hz來確定。由于場消隱期的存在，即每一行的輸出信號都會包含一些啞像元，每一場圖像的輸出也會包含一些啞行，所以在設(shè)計(jì)時(shí)為保證不會采集到消隱電平，使每一個有效像素與每一位有效數(shù)據(jù)的輸出——對應(yīng)，因此確定一場圖像的實(shí)際大小為1328×803。這樣得到的行頻為60.225 kHz，點(diǎn)頻為80 MHz，因此用80 MHz的時(shí)鐘頻率作為CPLD內(nèi)部的全局時(shí)鐘頻率。但由于圖像在傳輸過程中受到低速XGA電纜發(fā)送速率75幀／s的限制，所以PB-1024 CMOS APS圖像傳感的輸入時(shí)鐘頻率只能達(dá)到10 MHz，這可由一個8分頻的計(jì)數(shù)器完成。

數(shù)據(jù)的采集、轉(zhuǎn)移和輸出的過程為：當(dāng)全局復(fù)位信號RESET=1時(shí)，系統(tǒng)停止工作，這時(shí)所有計(jì)數(shù)器清零。當(dāng)RESET=0時(shí)，系統(tǒng)處于采集狀態(tài)。采集一場圖像的過程為：當(dāng)全局時(shí)鐘信號VCLK的下降沿來到時(shí)，列計(jì)數(shù)器（HCOUNTB）開始計(jì)數(shù)，在輸出若干個過渡像元后開始有效數(shù)據(jù)的采集和轉(zhuǎn)移（LD_SHIFT為低電平），在一個全局時(shí)鐘周期后數(shù)據(jù)開始允許輸出（DATA_READ_EN為低電平），當(dāng)列計(jì)數(shù)器計(jì)數(shù)到1024時(shí)，停止數(shù)據(jù)的轉(zhuǎn)移和輸出。當(dāng)列計(jì)數(shù)器計(jì)數(shù)到1327時(shí)，行計(jì)數(shù)器（RSTV-COUNT）加1，列計(jì)數(shù)器清零，開始下一有效像素行數(shù)據(jù)的采集、轉(zhuǎn)移和輸出。當(dāng)行計(jì)數(shù)器計(jì)數(shù)到768時(shí)，完成一幀圖像的采集，當(dāng)行計(jì)數(shù)器計(jì)數(shù)到803時(shí)，完成一場圖像的采集。

3.3 設(shè)計(jì)驗(yàn)證

采用Xilinx公司的Foundation軟件對時(shí)序電路進(jìn)行仿真，仿真波形如圖4所示。通過與圖2的比較，可以看出產(chǎn)生的驅(qū)動控制信號波形與PB-1024 CMOS APS圖像傳感器所需時(shí)序控制關(guān)系基本吻合，能夠達(dá)到PB-1024 CMOS APS圖像傳感器的時(shí)序要求。

4、結(jié) 論

采用CPLD對CMOS APS圖像傳感器的驅(qū)動電路進(jìn)行設(shè)計(jì)，使原來復(fù)雜的電路設(shè)計(jì)變成只需一片CPLD芯片就能完成，而且電路成倍簡化、體積減小、功耗降低，從而提高了圖像傳感器的抗干擾能力、可靠性和穩(wěn)定性。

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