FPGA Verilog HDL系列實例—AD轉(zhuǎn)換

Verilog HDL 之 AD轉(zhuǎn)換

?　　AD轉(zhuǎn)換就是模數(shù)轉(zhuǎn)換，顧名思義，就是把模擬信號轉(zhuǎn)換成數(shù)字信號。我們所用的模數(shù)轉(zhuǎn)換芯片是ADC0809。

　　ADC0809 8通道8位a/d轉(zhuǎn)換器,ADC0809是帶有8位A/D轉(zhuǎn)換器、8路多路開關(guān)以及微處理機兼容的控制邏輯的CMOS組件。它是逐次逼近式A/D轉(zhuǎn)換器，可以和單片機直接接口。ADC0809由一個8路模擬開關(guān)、一個地址鎖存與譯碼器、一個A/D轉(zhuǎn)換器和一個三態(tài)輸出鎖存器組成。多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，共用A/D轉(zhuǎn)換器進行轉(zhuǎn)換。三態(tài)輸出鎖器用于鎖存A/D轉(zhuǎn)換完的數(shù)字量，當OE端為高電平時，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。如圖3.1所示。

?　　　　　　　　　　　　　　　　圖3.1 ADC0809的內(nèi)部結(jié)構(gòu)和引腳定義

?　　如何學會使用一個自己曾經(jīng)沒有用過的芯片，最重要的是要學會看它的芯片手冊，以及它的時序圖。下面我們將看看是如何根據(jù)它的時序圖完成對芯片的驅(qū)動的。

?　　　　　　　　　　　　　　　　　　　　　　圖3.2 ADC0809時序圖

　　原理（好好理解一下，這樣才能很好的根據(jù)時序圖寫出代碼。）：START為轉(zhuǎn)換啟動信號。當START上跳沿時，所有內(nèi)部寄存器清零；下跳沿時，開始進行A/D轉(zhuǎn)換；在轉(zhuǎn)換期間，START應保持低電平。EOC為轉(zhuǎn)換結(jié)束信號。當EOC為高電平時，表明轉(zhuǎn)換結(jié)束；否則，表明正在進行A/D轉(zhuǎn)換。OUTPUTENABLE為輸出允許信號，用于控制三條輸出鎖存器向單片機輸出轉(zhuǎn)換得到的數(shù)據(jù)。OE＝1，輸出轉(zhuǎn)換得到的數(shù)據(jù)；OE＝0，輸出數(shù)據(jù)線呈高阻狀態(tài)。D7－D0為數(shù)字量輸出線。CLK為時鐘輸入信號線。因ADC0809的內(nèi)部沒有時鐘電路，所需時鐘信號必須由外界提供，通常使用頻率為500KHZ（程序中會有體現(xiàn)）。

Verilog HDL實現(xiàn)

實現(xiàn)步驟請參照?【連載】 FPGA Verilog HDL 系列實例--------8-3編碼器。這里就不再贅述。

設(shè)計文件輸入Verilog HDL代碼。

  1 //-------------------------------------------------------------------------------------------------
  2 //  3 // File        : ADC0809.v
  4 // Generated   : 2011-07-21
  5 // Author      : wangliang
  6 //  7 //-------------------------------------------------------------------------------------------------  8 `timescale 1 ns / 1 ps
  9  10  11 module ADC0809 ( seven_seg ,ale ,OE ,D ,EOC ,clk ,abc_in ,abc_out ,start ,rst );
 12  13 input            clk ;                    //系統(tǒng)時鐘 14 input    [2:0]    abc_in     ;                //外部控制的通道選擇信號 15 input    [7:0]    D ;                         //ADC0809傳進來的數(shù)據(jù) 16 input             EOC ;                    //ADC0809轉(zhuǎn)換完成信號標志 17 input             rst ;                    //系統(tǒng) 復位 18  19 output    [15:0]    seven_seg ;                  //FPGA給數(shù)碼管的數(shù)據(jù) 20 output            ale ;                      //FPGA給ADC0809的地址鎖存信號 21 output            OE ;                      //FPGA給ADC0809的使能信號 22 output    [2:0]    abc_out ;                  //FPGA給ADC0809的通道選擇信號 23 output            start ;                      //ADC0809 轉(zhuǎn)換開始信號 24  25 parameter    st0 = 3'b000, 26             st1 = 3'b001, 27             st2 = 3'b010, 28             st3 = 3'b011, 29             st4 = 3'b100, 30             st5 = 3'b101, 31             st6 = 3'b110 ; 32             
 33 reg     [2:0]    p_state  ;
 34 reg        [2:0]    n_state ;
 35 reg                ale_r    ;
 36 reg                OE_r    ;
 37 reg                start_r    ;
 38 reg        [7:0]    reg1    ;
 39 reg        [7:0]    qq        ;
 40 wire     [2:0]    state    ;
 41  42 assign             state = p_state ;
 43  44 always @ (posedge clk or negedge rst)
 45 begin
 46      if ( rst== 1'b0 ) begin 47         p_state <= st0    ;
 48         qq <= 8'b0        ; 49             
 50     end
 51     else    begin
 52         qq <= qq + 1'b1; 53         if ( ( qq >= 8'b0100_0010) && ( clk == 1'b1 ) ) begin
 54             qq <= 8'b0; 55             p_state <=#1 n_state;
 56         end
 57         
 58     end
 59 end
 60  61 assign    ale = ale_r    ;
 62 assign    OE = OE_r     ;
 63 assign    start = start_r     ;
 64  65 assign abc_out =  abc_in ;
 66  67 always @ ( EOC ,p_state )
 68   begin
 69       case ( p_state )
 70         st0 :begin
 71             ale_r <= #1 1'b0; 72              start_r <= #1 1'b0; 73             OE_r <= #1 1'b0; 74             n_state <=#1 st1;
 75         end
 76         st1 :begin
 77             ale_r <= #1 1'b1; 78              start_r <= #1 1'b0; 79             OE_r <= #1 1'b0; 80             n_state <=#1 st2;
 81         end
 82         st2 :begin
 83             ale_r <= #1 1'b0; 84              start_r <= #1 1'b1;     85             OE_r <= #1 1'b0; 86             n_state <=#1 st3;
 87         end
 88         st3 :begin
 89             ale_r <= #1 1'b0; 90              start_r <= #1 1'b0;     91             OE_r <= #1 1'b0;  92             if ( EOC == 1'b1 ) 93                 n_state <=#1 st3;
 94             else 95                 n_state <=#1 st4;
 96                 
 97         end
 98         st4 :begin
 99              ale_r <= #1 1'b0;100              start_r <= #1 1'b0;    101             OE_r <= #1 1'b0; 102             if ( EOC == 1'b0 )103                 n_state <=#1 st4;
104             else105                 n_state <=#1 st5;
106         end
107         st5 :begin
108              ale_r <= #1 1'b0;109              start_r <= #1 1'b0;    110             OE_r <= #1 1'b1; 111             n_state <=#1 st6;
112         end
113         st6 :begin
114              ale_r <= #1 1'b0;115              start_r <= #1 1'b0;    116             OE_r <= #1 1'b1; 117             reg1 <=#1  D ;
118             n_state <=#1 st0;
119         end
120         default :begin
121              ale_r <= #1 1'b0;122              start_r <= #1 1'b0;    123             OE_r <= #1 1'b0; 124             n_state <=#1 st0;
125         end
126         endcase
127         
128 end
129     
130 /********************  數(shù)碼管顯示譯碼部分 ***********************************/131 reg        [7:0]    Y_r_1;
132 reg        [7:0]    Y_r_2;
133 134 assign seven_seg[7:0] ={1'b1,(~Y_r_1[6:0])};135 assign seven_seg[15:8] = {1'b1,(~Y_r_2[6:0])};136 137 always @(reg1[3:0] )
138     begin
139         Y_r_1 = 7'b1111111;140         case (reg1[3:0] )
141                 4'b0000: Y_r_1 = 7'b0111111; // 0142                 4'b0001: Y_r_1 = 7'b0000110; // 1143                 4'b0010: Y_r_1 = 7'b1011011; // 2144                 4'b0011: Y_r_1 = 7'b1001111; // 3145                 4'b0100: Y_r_1 = 7'b1100110; // 4146                 4'b0101: Y_r_1 = 7'b1101101; // 5147                 4'b0110: Y_r_1 = 7'b1111101; // 6148                 4'b0111: Y_r_1 = 7'b0000111; // 7149                 4'b1000: Y_r_1 = 7'b1111111; // 8150                 4'b1001: Y_r_1 = 7'b1101111; // 9151                 4'b1010: Y_r_1 = 7'b1110111; // A152                 4'b1011: Y_r_1 = 7'b1111100; // b153                 4'b1100: Y_r_1 = 7'b0111001; // c154                 4'b1101: Y_r_1 = 7'b1011110; // d155                 4'b1110: Y_r_1 = 7'b1111001; // E156                 4'b1111: Y_r_1 = 7'b1110001; // F157                 default: Y_r_1 = 7'b0000000;158             endcase
159     end
160 161     always @( reg1[7:4] )
162     begin
163         Y_r_2 = 7'b1111111;164         case ( reg1[7:4] )
165                 4'b0000: Y_r_2 = 7'b0111111; // 0166                 4'b0001: Y_r_2 = 7'b0000110; // 1167                 4'b0010: Y_r_2 = 7'b1011011; // 2168                 4'b0011: Y_r_2 = 7'b1001111; // 3169                 4'b0100: Y_r_2 = 7'b1100110; // 4170                 4'b0101: Y_r_2 = 7'b1101101; // 5171                 4'b0110: Y_r_2 = 7'b1111101; // 6172                 4'b0111: Y_r_2 = 7'b0000111; // 7173                 4'b1000: Y_r_2 = 7'b1111111; // 8174                 4'b1001: Y_r_2 = 7'b1101111; // 9175                 4'b1010: Y_r_2 = 7'b1110111; // A176                 4'b1011: Y_r_2 = 7'b1111100; // b177                 4'b1100: Y_r_2 = 7'b0111001; // c178                 4'b1101: Y_r_2 = 7'b1011110; // d179                 4'b1110: Y_r_2 = 7'b1111001; // E180                 4'b1111: Y_r_2 = 7'b1110001; // F181                 default: Y_r_2 = 7'b0000000;182             endcase
183     end
184     
185 endmodule

　　上面一長串代碼，剛接觸的人一看可能會頭大，但要是仔細分析一下，就會很好理解了。本實現(xiàn)有三部分組成：

　　1.第44行~第59行：時鐘分頻，系統(tǒng)時鐘為50MHZ，ADC0809的驅(qū)動頻率不需要這么快，所以需要分頻。一般在500KHZ左右，實例中用的是750KHz。

　　2.第67行~第128行：對ADC0809時序的實現(xiàn)。自己好好理解下哦。一次模數(shù)轉(zhuǎn)換經(jīng)過6個步驟完成。第3步和第4步需要查看EOC的狀態(tài)來確定是否將模擬數(shù)據(jù)轉(zhuǎn)換完畢。

　　3.第137行~第183行：將模擬數(shù)據(jù)轉(zhuǎn)化到的數(shù)字數(shù)據(jù)輸出到2個數(shù)碼管上。圖3.3是ADC0809的外部接口。

?　　　　　　　　　　圖3.3 ADC0809的外部接口

?分配引腳：

　　clk接系統(tǒng)時鐘，rst接復位信號，abc_in[2..0]接三個按鍵，seven_seg[15..0]接2個七段數(shù)碼管，其余的是ADC0809上的型號，這是由硬件連線決定的，只要搞清楚它們是輸入還是輸出就行了。

實驗結(jié)果：

　　將三個按鍵都關(guān)閉，選擇0通道，這樣，當旋轉(zhuǎn)按鈕的時候，在2個七段數(shù)碼管上就能顯示數(shù)值。這就完成了將模擬數(shù)據(jù)轉(zhuǎn)化為數(shù)字量的驗證。

審核編輯：劉清

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2022-02-23 07:48:24

Verilog HDL測試激勵之時鐘激勵

（59）Verilog HDL測試激勵：時鐘激勵11.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵15）結(jié)語1.2 FPGA簡介FPGA

2022-02-23 06:57:59

Verilog HDL的時鐘激勵簡析

（69）Verilog HDL測試激勵：時鐘激勵21.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵25）結(jié)語1.2 FPGA簡介FPGA

2022-02-23 07:31:44

Verilog HDL相關(guān)應用程序設(shè)計實例精講和經(jīng)典黑金資料（入門教程+實例精講+百例設(shè)計）

Verilog HDL應用程序設(shè)計實例精講v經(jīng)典黑金資料（入門教程+實例精講+百例設(shè)計）

2019-03-26 14:45:07

Verilog HDL硬件描述語言（非常經(jīng)典的教材）

Verilog HDL硬件描述語言（非常經(jīng)典的教材）FPGA軟件無線電開發(fā)（全階視頻教程+開發(fā)板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba

2013-07-22 14:50:03

Verilog HDL程序設(shè)計與實踐

本帖最后由 minjienuaa 于 2013-3-29 22:44 編輯 Verilog HDL程序設(shè)計與實踐，大家學習FPGA的同學可以下載看看學習學習很有作用哦

2013-03-29 22:41:31

Verilog HDL經(jīng)典黑金資料（入門教程+實例精講+百例設(shè)計）

共包括典型電路和常用電路兩個章節(jié)。如果是初學者建議從常用電路開始學起。《設(shè)計與驗證》以實例講解的方式對HDL語言的設(shè)計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言

2018-12-10 15:31:15

Verilog HDL設(shè)計與實戰(zhàn).劉福奇，PDF電子書+配套源碼資料大全

`共分為四部分，Verilog HDL語言、FPGA設(shè)計實例、ModelSim仿真工具及QuartusII開發(fā)工具。Verilog HDL設(shè)計與實戰(zhàn).PDF版電子書回復帖子查看下載資料[hide][/hide]Verilog HDL設(shè)計與實戰(zhàn)配套代碼回復帖子查看下載資料[hide][/hide]`

2021-06-16 10:50:55

Verilog HDL詳細資料合集！

本合集資料包括：1.Verilog HDL程序設(shè)計實例詳解2.Verilog HDL經(jīng)典教程3.Verilog HDL實驗練習與語法手冊4.Verilog HDL硬件描述語言

2020-08-21 10:06:20

Verilog HDL語言有什么優(yōu)越性

Verilog HDL語言有什么優(yōu)越性Verilog HDL語言在FPGA/CPLD開發(fā)中的應用

2021-04-23 07:02:03

Verilog HDL語言編程基礎(chǔ)與FPGA常用開發(fā)工具

關(guān)鍵字：Altera 、FPGA、軟硬件協(xié)調(diào)設(shè)計（Verilog & C）、CPU、總線、外設(shè)FPGA硬件結(jié)構(gòu)知識Verilog HDL語言編程基礎(chǔ)FPGA常用開發(fā)工具 SOPC硬件系統(tǒng)開發(fā)SOPC軟件系統(tǒng)開發(fā)Avalon總線規(guī)范Nios II外設(shè)及其編程七段數(shù)碼管時鐘...

2021-12-22 08:06:06

Verilog_HDL硬件描述語言

Verilog_HDL硬件描述語言 FPGA的資料

2013-02-26 14:03:42

[下載]cpld\fpga\verilog hdl視頻教程

  cpld\fpga\verilog hdl視頻教程入門篇：第1講、FPGA設(shè)計基礎(chǔ)（PDF、視頻）第2講、FPGA設(shè)計入門（視頻、課后習題）第3講、VerilogHDL

2009-03-26 16:37:40

[推薦]cpld\fpga\verilog hdl視頻教程

教程目錄：入門篇：第1講、FPGA設(shè)計基礎(chǔ)（PDF、視頻）第2講、FPGA設(shè)計入門（視頻、課后習題）第3講、VerilogHDL基礎(chǔ)（PDF、視頻、課后習題）第4講：Verilog HDL中的組合

2009-03-09 22:56:25

《FPGA應用開發(fā)入門與典型實例》掃描版[PDF]

本帖最后由普萊斯隊長于 2013-1-3 12:33 編輯文件太大，內(nèi)容介紹：本書全面講解了FPGA系統(tǒng)設(shè)計的背景知識、硬件電路設(shè)計，硬件描述語言Verilog HDL的基本語法和常用語

2012-12-28 18:38:42

【FPGA學習】Verilog HDL有哪些特點

層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次；? 設(shè)計的規(guī)模可以是任意的，語言不對設(shè)計的規(guī)模大小施加任何限制；? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準；? Verilog

2018-09-18 09:33:31

【特權(quán)同學推薦】Verilog HDL語法學習教程及135個設(shè)計實例

行Verilog HDL建模。FPGA軟件無線電開發(fā)（全階視頻教程+開發(fā)板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba手把手教你設(shè)計人工智能芯片及系統(tǒng)（全階

2019-11-26 11:27:34

如何對Verilog HDL的復位激勵進行測試

（70）Verilog HDL測試激勵：復位激勵21.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：復位激勵25）結(jié)語1.2 FPGA簡介FPGA

2022-02-23 06:29:31

如何用VHDL、Verilog HDL實現(xiàn)設(shè)計輸入？

如何在ALTERA公司的Quartus II環(huán)境下用VHDL、Verilog HDL實現(xiàn)設(shè)計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。

2021-04-15 06:19:38

淺談Verilog HDL測試激勵之時鐘激勵

（76）Verilog HDL測試激勵：時鐘激勵31.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵35）結(jié)語1.2 FPGA簡介FPGA

2022-02-23 07:33:53

設(shè)計與驗證Verilog HDL FPGA設(shè)計與驗證的好書

本帖最后由 eehome 于 2013-1-5 10:01 編輯 EDA先鋒工作室的精品書籍，國內(nèi)少有的系統(tǒng)講述FPGA設(shè)計和驗證的好書，特別是驗證部分很精華，現(xiàn)在和大家分享，同時附上本書的實例源代碼和Verilog HDL語法國際標準。

2011-08-02 14:54:41

Verilog HDL Synthesis (A Pract

Verilog HDL Synthesis (A Practical Primer)

2009-02-12 09:36:24

Verilog HDL綜合實用教程

Verilog HDL 綜合實用教程第1章基礎(chǔ)知識第2章從Verilog結(jié)構(gòu)到邏輯門第3章建模示例第4章模型的優(yōu)化第5章驗證附錄A 可綜合的語言結(jié)構(gòu)附錄B 通用庫

2009-07-20 11:21:13

FPGA的編譯之二、Verilog HDL語言的FPGA快速

This manual describes the Verilog portion of Synopsys FPGACompiler II / FPGA Express application

2009-07-23 10:01:29

基于Verilog HDL語言的FPGA設(shè)計

采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計,以及在與其它各種數(shù)字邏輯設(shè)計方法的比較下,顯示出使用Verilog HDL語言的優(yōu)越性.關(guān)鍵詞

2009-08-21 10:50:05

用Verilog HDL實現(xiàn)I2C總線功能

簡述了I2C總線的特點；介紹了開發(fā)FPGA時I2C總線模塊的設(shè)計思想；給出并解釋了用Verilog HDL實現(xiàn)部分I2C總線功能的程序，以及I2C總線主從模式下的仿真時序圖。

2009-10-19 10:49:16

104

Verilog-HDL實踐與應用系統(tǒng)設(shè)計

Verilog-HDL實踐與應用系統(tǒng)設(shè)計本書從實用的角度介紹了硬件描述語言Verilog-HDL。通過動手實踐,體驗Verilog-HDL的語法結(jié)構(gòu)、功能等內(nèi)涵。在前五章,以簡單的實例列舉了Verilog-HDL的用法;

2009-11-14 22:57:40

146

Verilog hdl教程實例

Verilog hdl教程實例【例 3.2】4 位計數(shù)器module count4(out,reset,clk);output[3:0] out;input reset,clk;reg

2010-02-09 09:41:01

Verilog HDL華為入門教程

Verilog HDL 華為入門教程本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能

2010-02-11 08:35:38

140

Verilog HDL入門教程(華為絕密資料)

Verilog HDL入門教程(華為絕密資料) 本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設(shè)計方法，初步了解并掌握Verilog HDL語言的

2010-04-02 11:52:21

Verilog HDL練習題

Verilog HDL練習題

2010-11-03 16:47:13

193

什么是Verilog HDL？

什么是Verilog HDL？ Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)

2009-01-18 14:53:26

3678

Verilog HDL語言在FPGA/CPLD開發(fā)中的應用

摘要：通過設(shè)計實例詳細介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL語言的優(yōu)越性。

2009-06-20 11:51:28

1857

Verilog HDL程序基本結(jié)構(gòu)與程序入門

Verilog HDL程序基本結(jié)構(gòu)與程序入門 Verilog HDL程序基本結(jié)構(gòu) Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的

2010-02-08 11:43:30

2185

Verilog HDL語言簡介

Verilog HDL語言簡介 1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)

2010-02-09 08:59:33

3609

VHDL和Verilog HDL語言對比

VHDL和Verilog HDL語言對比 Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標準。VHDL是在1987年成為IEEE標準，Verilog HDL

2010-02-09 09:01:17

10317

Verilog HDL與VHDL及FPGA的比較分析

Verilog HDL與VHDL及FPGA的比較分析.　Verilog HDL優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。

2011-01-11 10:45:29

1182

PLD/FPGA硬件語言設(shè)計verilog HDL

在我國使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計的硬件C語言編譯軟件，雖然還不成熟，應用極少，但它有可能會成為繼VHDL和Verilog之后，設(shè)計大規(guī)模CPLD/FPGA的又一種手段。

2011-03-12 11:21:20

1686

Verilog HDL程序設(shè)計教程_王金明

《Verilog HDL 程序設(shè)計教程》對Verilog HDL程序設(shè)計作了系統(tǒng)全面的介紹，以可綜合的設(shè)計為重點，同時對仿真和模擬也作了深入的闡述。《Verilog HDL 程序設(shè)計教程》以Verilog-1995標準為基礎(chǔ)

2011-09-22 15:53:36

應用Verilog HDL進行數(shù)字系統(tǒng)設(shè)計實例

本內(nèi)容介紹了應用Verilog HDL進行數(shù)字系統(tǒng)設(shè)計實例

2011-09-27 16:30:29

Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)

2012-10-08 14:48:31

設(shè)計與驗證Verilog HDL（吳繼華）

本書以實例講解的方式對HDL語言的設(shè)計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計流程、語法及建模方式等。

2012-11-28 13:32:57

943

Verilog HDL 數(shù)字設(shè)計教程(賀敬凱)

Verilog HDL 數(shù)字設(shè)計教程【作者：賀敬凱；出版社：西安電子科技大學出版社】（本資料為ppt）內(nèi)容簡介：介紹了Verilog HDL語言，狀態(tài)機設(shè)計，仿真，還有好幾個可綜合設(shè)計的舉例，除了

2012-11-28 13:43:11

489

Verilog HDL程序設(shè)計與實踐

Verilog HDL程序設(shè)計與實踐著重介紹了Verilog HDL語言

2015-10-29 14:45:47

Verilog HDL硬件描述語言_結(jié)構(gòu)建模

本章講述Verilog HDL中的結(jié)構(gòu)建模方式。結(jié)構(gòu)建模方式用以下三種實例語句描述，verilog相關(guān)教程材料，有興趣的同學可以下載學習。

2016-04-25 14:58:20

Verilog HDL硬件描述語言_用戶定義的原語

本章講述Verilog HDL指定用戶定義原語UDP的能力。UDP的實例語句與基本門的實例語句完全相同，即U D P實例語句的語法與基本門的實例語句語法一致。verilog相關(guān)教程材料，有興趣的同學可以下載學習。

2016-04-25 16:09:32

Verilog HDL硬件描述語言_建模實例

本章給出了一些用Verilog HDL編寫的硬件建模實例。verilog相關(guān)教程材料，有興趣的同學可以下載學習

2016-04-25 16:09:32

Verilog HDL程序設(shè)計教程

Verilog HDL程序設(shè)計教程-人郵

2016-05-11 11:30:19

Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來看看

2016-05-11 17:30:15

Verilog+HDL實用教程-電科

Verilog+HDL實用教程-電科，下來看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語法

Verilog_HDL語言的學習，為FPGA編程打下堅實的基礎(chǔ)

2016-05-19 16:40:52

Verilog HDL應用程序設(shè)計實例精講

Verilog HDL應用程序設(shè)計實例精講。

2016-05-20 11:16:35

Verilog HDL應用程序設(shè)計實例精講

Verilog HDL應用程序設(shè)計實例精講

2016-05-20 11:16:35

284

Verilog HDL 華為入門教程

Verilog HDL 華為入門教程

2016-06-03 16:57:53

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進行一些簡單設(shè)計的Verilog HDL建模。

2016-07-15 15:27:00

Verilog HDL數(shù)字設(shè)計與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學習資料

2016-09-01 14:55:49

設(shè)計與驗證：Verilog HDL(清晰PDF)

設(shè)計與驗證，很不錯的一本書，《設(shè)計與驗證》以實例講解的方式對HDL語言的設(shè)計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計流程、語法及建模方式等內(nèi)容

2016-10-10 17:04:40

566

Verilog HDL設(shè)計(提高)

Verilog HDL設(shè)計(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

基于FPGA Verilog-HDL語言的串口設(shè)計

基于FPGA Verilog-HDL語言的串口設(shè)計

2017-02-16 00:08:59

Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程

本文檔的主要內(nèi)容詳細介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程。

2018-09-20 15:51:26

如何設(shè)計常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細介紹的是常用模塊的Verilog HDL設(shè)計詳細資料免費下載。

2018-10-16 11:12:54

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進行一些簡單設(shè)計的Verilog HDL建模。

2019-02-11 08:00:00

Verilog HDL作為現(xiàn)在最流行的FPGA開發(fā)語言是入門的基礎(chǔ)

Verilog HDL作為現(xiàn)在最流行的FPGA開發(fā)語言，當然是入門基礎(chǔ)。

2019-02-18 14:47:00

10320

FPGA視頻教程之Verilog基礎(chǔ)的詳細資料說明

本文檔的主要內(nèi)容詳細介紹的是FPGA視頻教程之Verilog基礎(chǔ)的詳細資料說明包括了:1.Verilog HDL簡介，2.Verilog HDL模型的基本結(jié)構(gòu)，3.Verilog HDL模塊的組成

2019-03-21 15:02:49

Verilog HDL語言及VIVADO的應用

中國大學MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應用，并循序漸進地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應用、綜合應用和進階應用。

2019-08-06 06:12:00

3450

數(shù)字設(shè)計FPGA應用：Verilog HDL語言基本結(jié)構(gòu)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應用，并循序漸進地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應用、綜合應用和進階應用。

2019-12-02 07:10:00

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