關(guān)于以FPGA為核心，DDS為原理的數(shù)控信號(hào)源的方案設(shè)計(jì)詳解

信號(hào)源輸出信號(hào)可作為標(biāo)準(zhǔn)信號(hào)和用戶自定義信號(hào)而成為電氣電子各領(lǐng)域，如自動(dòng)控制、通信電子、電子對(duì)抗、航空航天等，以及科研測(cè)試中必不可少的電子測(cè)量和計(jì)量設(shè)備。隨著科學(xué)技術(shù)的不斷提高，對(duì)信號(hào)源的頻率精度和穩(wěn)定度、頻率范圍等要求也越來越高。

傳統(tǒng)信號(hào)源通常利用石英晶體振蕩電路、RC振蕩電路或LC振蕩電路實(shí)現(xiàn)，電路構(gòu)造復(fù)雜、頻率范圍較窄、精度和穩(wěn)定度較低、且調(diào)節(jié)不方便、電路易于損壞、維護(hù)困難。目前直接數(shù)字頻率合成器DDS（Direct Digital Frequency Synthesizer）是一種主流的頻率源合成技術(shù)。 DDS具有頻率分辨率高、頻率切換時(shí)間短、相位變換連續(xù)、可靠性高等優(yōu)點(diǎn)。現(xiàn)有基于DDS技術(shù)的信號(hào)源實(shí)現(xiàn)方案可分為兩大類：（1）以DDS專用芯片為核心，單片機(jī)為控制模塊。（2）以FPGA為核心完成DDS功能，單片機(jī)作為控制部分。由于DDS專用芯片并不具備LFM功能，而且只能以固定的方式工作，因此第一種方案缺乏靈活性。第二種方案涉及兩種編程語言一一匯編語言和硬件編程語言，顯然增加了方案的難度和復(fù)雜度，同時(shí)硬件系統(tǒng)也較復(fù)雜，不利于擴(kuò)展與維護(hù)。

文中根據(jù)DDS原理，以FPGA為核心，輔以簡(jiǎn)單的外圍電路完成數(shù)控信號(hào)源的方案設(shè)計(jì)，各功能模塊利用VHDL語言設(shè)計(jì)，在FPGA中實(shí)現(xiàn)。設(shè)計(jì)方案既簡(jiǎn)單方便、易于實(shí)現(xiàn)且靈活。

1 設(shè)計(jì)方案及工作原理

1．1 設(shè)計(jì)方案

設(shè)計(jì)方案如圖1所示，包括DDS、DAC、LPF、放大、幅度控制、頻率設(shè)置、波形選擇和顯示等模塊。其中，DDS模塊是核心部分，用于產(chǎn)生各種波形數(shù)據(jù)。DAC及LPF模塊將DDS輸出的波形數(shù)字值轉(zhuǎn)換成模擬值，并通過低通濾波得到平滑的波形信號(hào)。幅度控制模塊則控制輸出波形的幅度。頻率設(shè)置模塊控制輸出波形的頻率，可采用數(shù)控方式調(diào)節(jié)。顯示模塊可顯示輸出波形頻率和波形種類。

圖1中的DDS模塊、頻率設(shè)置、波形選擇、顯示控制模塊均在FPGA上實(shí)現(xiàn)，用VHDL語言完成設(shè)計(jì)，只有DAC、LPF、放大、顯示器件和輸入器件需要外接電路實(shí)現(xiàn)，因此硬件系統(tǒng)較為簡(jiǎn)潔。

1．2 工作原理

設(shè)計(jì)的基本原理是DDS技術(shù)。DDS是基于查找表思想，事先把波形數(shù)據(jù)存儲(chǔ)于ROM表中，然后相位累加器輸出作為地址信號(hào)，讀出波形數(shù)據(jù)。但為避免因累加器溢出后下次累加舍掉余值而產(chǎn)生的頻率誤差，以及累加器高位不同步引起的競(jìng)爭(zhēng)冒險(xiǎn)問題，文中根據(jù)李曉芳等人提出的DDS算法優(yōu)化思路來設(shè)計(jì)DDS結(jié)構(gòu)。設(shè)計(jì)的DDS結(jié)構(gòu)如圖2所示。相位累加器在系統(tǒng)時(shí)鐘fclk的作用下，以頻率控制字Fword在為步長(zhǎng)不斷累積，其溢出信號(hào)pvo作為地址信號(hào)發(fā)生器的時(shí)鐘。地址信號(hào)發(fā)生器實(shí)際是以pvo為觸發(fā)脈沖的計(jì)數(shù)器，其輸出信號(hào)作為ROM表的地址信號(hào)。圖2中同步寄存器的作用是保證頻率字改變時(shí)不會(huì)影響累加器的正常工作。

2 電路設(shè)計(jì)與實(shí)現(xiàn)

系統(tǒng)中循環(huán)相位累加器、ROM表和地址信號(hào)發(fā)生器是關(guān)鍵部分，它們直接決定系統(tǒng)性能。

2．1 相位累加器結(jié)構(gòu)設(shè)計(jì)

為得到足夠高的分辨率，文中循環(huán)相位累加器字長(zhǎng)取32位。但是，若直接采用32位串行加法器作為累加器，則引入的延遲較大，從而大大降低系統(tǒng)的工作速度。為此，文中采用超前進(jìn)位原理和流水線技術(shù)設(shè)計(jì)32位循環(huán)累加器，其原理框圖如圖3所示。每4位超前進(jìn)位加法器作為一個(gè)基本單元，4個(gè)4位超前進(jìn)位加法器組成16超前進(jìn)位加法器，并且將入流水技術(shù)加入16位超前進(jìn)位加法器中。最后再將兩個(gè)16位加法器組成32位加法器，如圖3所示。

2．2 ROM查找表設(shè)計(jì)

理論上，一個(gè)周期內(nèi)樣點(diǎn)數(shù)越多，輸出的波形精度越高。但樣點(diǎn)數(shù)越多，需要的存儲(chǔ)空間也越多。為了得到一定精度的波形，又不希望大幅度地增加存儲(chǔ)容量，人們提出如下方法：（1）利用CORDIC及其改進(jìn)算法來設(shè)計(jì)DDS。（2）根據(jù)抽樣定理，存儲(chǔ)最少的樣點(diǎn)數(shù)，每個(gè)周期采用固定的樣點(diǎn)數(shù)。（3）利用波形的對(duì)稱性來減少ROM，如正弦波只需存儲(chǔ)前1／4周期的波形數(shù)據(jù)。

ROM查找表設(shè)計(jì)的標(biāo)目是減少ROM的容量，同時(shí)不能過多增加系統(tǒng)的復(fù)雜度。根據(jù)采樣定理，每個(gè)波形周期只需采樣45°，135°，225°，315°相位點(diǎn)對(duì)應(yīng)的4個(gè)樣值，就可以無失真地重構(gòu)模擬波形信號(hào)。為保證波形質(zhì)量，文中每個(gè)周期固定采樣32個(gè)點(diǎn)，則3種波形有96個(gè)樣點(diǎn)，每個(gè)樣點(diǎn)用8為二進(jìn)制數(shù)表示，則共需要768 bit。因此，地址信號(hào)發(fā)生器可設(shè)計(jì)為32進(jìn)制的計(jì)數(shù)器。

ROM查找表結(jié)構(gòu)如圖4所示，其中頭N個(gè)樣值為正弦波數(shù)據(jù)，最后N個(gè)樣值為三角波數(shù)據(jù)，中間是方波數(shù)據(jù)。若要輸出正弦波，則從第1個(gè)存儲(chǔ)單元開始查找；要輸出方波，則從第N+1個(gè)單元開始查找，依次類推，圖中N取32。

傳統(tǒng)DDS技術(shù)中隨著波形頻率的增加，采樣點(diǎn)數(shù)明顯減少，使得波形質(zhì)量也大大降低。采用這種方法，不管輸出波形多大，采樣點(diǎn)數(shù)都是固定的，從而避免以上問題。

2．3 地址信號(hào)發(fā)生器的設(shè)計(jì)

考慮到ROM的結(jié)構(gòu)和每周期采樣點(diǎn)數(shù)相同的需要，設(shè)計(jì)的地址信號(hào)發(fā)生器需要在提供ROM尋址的同時(shí)完成波形選擇的功能。當(dāng)波形選擇鍵“wave”按下時(shí)，完成波形種類選擇功能。波形種類轉(zhuǎn)換采樣狀態(tài)機(jī)來完成，其狀態(tài)圖如圖5所示。圖中共有4種狀態(tài)S00，S0，S1，S2。當(dāng)復(fù)位信號(hào)有效時(shí)為S00狀態(tài)，此時(shí)輸出正弦波，否則每當(dāng)按下“wave”鍵就從當(dāng)前狀態(tài)轉(zhuǎn)換到下一狀態(tài)。狀態(tài)S0輸出正弦波，狀態(tài)S1輸出方波，狀態(tài)S2輸出三角波。當(dāng)“wave”鍵沒有按下，且相位累加器溢出時(shí)，地址信號(hào)發(fā)生器就是一個(gè)N進(jìn)制的計(jì)數(shù)器，使ROM表順序地讀出當(dāng)前波形數(shù)據(jù)。

2．4 外圍電路的實(shí)現(xiàn)

外圍電路包括幅度控制、顯示以及輸入模塊等部分。

幅度控制通過調(diào)節(jié)比例放大電路來實(shí)現(xiàn)。顯示模塊由LED數(shù)碼管和指示燈組成，其中8位數(shù)碼顯示頻率，指示燈顯示波形種類。用動(dòng)態(tài)掃描方式依次點(diǎn)亮8位數(shù)碼管。

輸入模塊用于輸出波形選擇和波形頻率設(shè)置，均由4×4鍵盤完成。波形選擇只用一個(gè)按鍵完成，按下后循環(huán)選擇“正弦波→方波→三角波→正弦波”，同時(shí)輸出相應(yīng)波形種類指示燈信號(hào)。

根據(jù)系統(tǒng)中DDS結(jié)構(gòu)，輸出波形的頻率為

式（1）中，fclk為系統(tǒng)時(shí)鐘頻率；Fword為頻率控制字；Mode為相位累計(jì)器的模，N為每種波形數(shù)據(jù)的字長(zhǎng)。由于fclk，Mode，N均為定值，所以輸出頻率與相位控制是比例關(guān)系，可用一個(gè)乘法器來實(shí)現(xiàn)。文中取fclk=50 MHz，Mode=5×107，N=32，則f0=Fword／32，輸出波形頻率精度為0．03 Hz。根據(jù)采樣定理，輸出頻率f0最高為fclk的1／2，但是實(shí)際上f0低于fclk的40％時(shí)，輸出波形的穩(wěn)定性才比較好。

鍵盤電路如圖6所示，由鍵盤、鍵盤控制和按鍵處理3部分組成。鍵盤控制完成鍵掃、按鍵去抖和按鍵標(biāo)志產(chǎn)生功能。按鍵處理部分對(duì)數(shù)字鍵和功能鍵的處理。頻率設(shè)置時(shí)，輸入的數(shù)字作為波形的輸出頻率，并轉(zhuǎn)換成對(duì)應(yīng)的頻率控制字送入DDS模塊。設(shè)置頻率的同時(shí)，輸入的設(shè)置值送入顯示模塊顯示。

按鍵說明：“←”鍵表示刪除最后一位輸入的數(shù)字，“esc”鍵表示放棄當(dāng)前輸入的數(shù)字，“#”鍵表示確定輸入，“wave”鍵表示波形種類選擇，“reset”鍵為復(fù)位鍵，“clear”鍵為清零鍵。輸出頻率設(shè)置操作為從鍵盤輸入需要輸出的頻率值，最后按下確認(rèn)鍵“#”即可。

3 系統(tǒng)仿真與驗(yàn)證

在QuartusIl開發(fā)平臺(tái)中，將在FPGA中實(shí)現(xiàn)的各個(gè)模塊連接起來得到系統(tǒng)頂層模塊，其仿真結(jié)果如圖7所示。仿真時(shí)系統(tǒng)時(shí)鐘頻率設(shè)置為與硬件系統(tǒng)時(shí)鐘一樣fclk=50 MHz，則時(shí)鐘周期為20 ns。圖7是在Mode=5×107，N=32，F(xiàn)word=（E883CO）H時(shí)的仿真結(jié)果，其中圖7（a），圖7（b）和圖7（c）分別是正弦波、方波和三角波的仿真波形，從仿真圖中觀察它們的波形周期均為2．1μs，即換算成頻率是476．190 kHz。從圖7（b）和圖7（c）看出，波形轉(zhuǎn)換快速，只需6個(gè)時(shí)鐘周期即約為12．3μs。

系統(tǒng)FPGA芯片采用EP2C8Q208，系統(tǒng)時(shí)鐘50 MHz。D／A轉(zhuǎn)換采用8位無符號(hào)DAC0832集成電路，低通濾波器采用LM324集成電路和RC網(wǎng)絡(luò)組成的有源低通濾波器。

系統(tǒng)仿真正確后，將設(shè)計(jì)代碼下載到FPGA芯片中，然后用示波器測(cè)試輸出波形結(jié)果如圖8所示。其中圖8（a）是在頻率控制字與仿真圖一致時(shí)，示波器的測(cè)量結(jié)果。從圖8中看出，系統(tǒng)能夠正確輸出正弦波、方波和三角波，而且輸出頻率為7 MHz時(shí)波形質(zhì)量依然良好。

4 結(jié)束語

介紹了一種基于FPGA和DDS技術(shù)的數(shù)控信號(hào)源的設(shè)計(jì)和實(shí)現(xiàn)方法，并給出系統(tǒng)仿真和硬件測(cè)試結(jié)果。設(shè)計(jì)方案主要在FPGA芯片內(nèi)實(shí)現(xiàn)，外圍電路簡(jiǎn)單。設(shè)計(jì)的系統(tǒng)能夠輸出正弦波、方波和三角波，輸出波形在整個(gè)頻率范圍內(nèi)波形質(zhì)量均好，精度達(dá)0．03Hz。