FPGA的基本工作原理 Xilinx和Altera對比

FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。

由于FPGA需要被反復(fù)燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對FPGA的重復(fù)配置。

根據(jù)數(shù)字電路的基本知識可以知道，對于一個n輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當(dāng)于實現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。

查找表的原理與結(jié)構(gòu)

查找表（Look-Up-Table）簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，

PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入RAM，這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。

下面給出一個四輸入與非門電路的例子來說明LUT實現(xiàn)邏輯功能的原理。

表給出一個使用LUT實現(xiàn)四輸入與門電路的真值表。

表 輸入與門的真值表

從中可以看到，LUT具有和邏輯電路相同的功能。實際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。

3.1.2查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)原理

我們還是以這個電路的為例：

圖 四輸入與門電路圖

A，B，C，D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)）

這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法完成的的電路，就需要通過進(jìn)位邏輯將多個單元相連，這樣FPGA就可以實現(xiàn)復(fù)雜的邏輯。

因為基于LUT的FPGA具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設(shè)計和生產(chǎn)廠家有Xilinx、Altera、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice三家。

比較Xilinx和Altera

要比較Xilinx和Altera的FPGA，就要清楚兩個大廠FPGA的結(jié)構(gòu)，由于各自設(shè)計的不同，兩家的FPGA結(jié)構(gòu)各不相同，參數(shù)也各不相同，但可以統(tǒng)一到LUT（Look-Up-Table）查找表上。

下圖就是A家的Cyclone IV系列片子的參數(shù)：

Altera Cyclone IV 系列資源比較

可以看到，A家的片子，用的是LE這個術(shù)語。

而下圖是X家的Spartan-6 片子資料：

Xilinx Spartan-6 系列資源比較

X家用的是CLB這個術(shù)語作為基本單元。

再看看兩家的基本單元有何不同：

A家的LE如下圖：

Cyclone LE 結(jié)構(gòu)

就是一個4輸入LUT+FF構(gòu)成

而X家的CLB如下：

xilinx CLB 結(jié)構(gòu)

一個CLB由2個SLICE構(gòu)成，一個SLICE含有4個6輸入LUT，所以LUT=8*CLB。

Xilinx CLB 包含的 Slices LUT FF

這樣的話，可以較比一下。EP4CE6基本就和XC6SLX9一個級別。。。。當(dāng)然A家的片子是4輸入LUT遠(yuǎn)比不上X家的6輸入LUT。而X家的S-6片子，一個Slice內(nèi)部有4個lut，8個FF。簡而言之，一個Slice=四個LE。要注意的是A家C5以下的片子是4輸入LUT而X家的是6輸入LUT，差別也較大。如果不考慮FF，那么一個X家的slice=4個A家的LE。例如XC6SLX16含有2278個slices=EP4CE10（9000LE）的樣子。當(dāng)然，S-6的FF多一倍，達(dá)到了18224個。

在Virtex-5中（我們的設(shè)計大部分是Virtex，V5V6V7），一個Slice包含了4個LUT和4個FF。所以單純從邏輯資源來看，S-6一個Slice比V-5的Slice強。當(dāng)然V5的GTPGTX等等還有IO數(shù)量是S-6趕不上的。當(dāng)然，A家的Cyclone V系列的片子，內(nèi)部和前幾代完全不同，采用了從高端的Stratix系列下放的技術(shù)。