Xilinx FPGA時(shí)鐘信號(hào)的分配策略

Xilinx FPGA設(shè)計(jì)代碼風(fēng)格 以后逐漸補(bǔ)充

1、時(shí)鐘信號(hào)的分配策略

（1）、使用全局時(shí)鐘可以為信號(hào)提供最短的延時(shí)和可以忽略的扭曲；

（2）、FPGA特別適合于同步電路的設(shè)計(jì)，盡可能減少使用始終信號(hào)的種類(lèi)；

（3）、減少時(shí)鐘擺率的一種有效方法是使用一個(gè)時(shí)鐘信號(hào)生成多個(gè)時(shí)鐘使能信號(hào)，分別驅(qū)動(dòng)觸發(fā)器的時(shí)鐘使能端，也就是說(shuō)讓所有的觸發(fā)器都在同一個(gè)使能的控制下，只有使能打開(kāi)的時(shí)候，所有觸發(fā)器才可以裝入數(shù)據(jù)；

（4）、避免時(shí)鐘信號(hào)產(chǎn)生毛刺，所以要采用時(shí)序邏輯，盡量避免組合邏輯。

2、使用SRL16移位寄存器，很靈活的配置

3、盡量多的使用觸發(fā)器資源，比如狀態(tài)編碼時(shí)使用獨(dú)熱碼。

4、信號(hào)的反相處理

（1）、如果輸入信號(hào)需要反相，則要盡可能的調(diào)用輸入帶反相功能的符號(hào)，而不是使用分離的反相器來(lái)進(jìn)行反相

（2）、如果一個(gè)信號(hào)反相后驅(qū)動(dòng)了多個(gè)負(fù)載，則應(yīng)該將反相這個(gè)功能分散到各個(gè)負(fù)載中去實(shí)現(xiàn)。因?yàn)樵贔PGA中集中反相然后驅(qū)動(dòng)多個(gè)負(fù)載往往會(huì)多占用一個(gè)邏輯塊，而且延時(shí)也增加了；分散信號(hào)的反相可以與其它邏輯在同一單元內(nèi)完成而不消耗額外的邏輯資源。

2、如何提高電路工作頻率

對(duì)于設(shè)計(jì)者來(lái)說(shuō)，我們當(dāng)然希望我們?cè)O(shè)計(jì)的電路的工作頻率（在這里如無(wú)特別說(shuō)明，工作頻率指FPGA片內(nèi)的工作頻率）盡量高。我們也經(jīng)常聽(tīng)說(shuō)用資源換速度，用流水的方式可以提高工作頻率，這確實(shí)是一個(gè)很重要的方法，今天我想進(jìn)一步去分析該如何提高電路的工作頻率。

我們先來(lái)分析下是什么影響了電路的工作頻率。

我們電路的工作頻率主要與寄存器到寄存器之間的信號(hào)傳播時(shí)延及clock skew有關(guān)。在FPGA內(nèi)部如果時(shí)鐘走長(zhǎng)線的話(huà)，clock skew很小，基本上可以忽略， 在這里為了簡(jiǎn)單起見(jiàn)，我們只考慮信號(hào)的傳播時(shí)延的因素。

信號(hào)的傳播時(shí)延包括寄存器的開(kāi)關(guān)時(shí)延、走線時(shí)延、經(jīng)過(guò)組合邏輯的時(shí)延（這樣劃分或許不是很準(zhǔn)確，不過(guò)對(duì)分析問(wèn)題來(lái)說(shuō)應(yīng)該是沒(méi)有可以的），要提高電路的工作頻率，我們就要在這三個(gè)時(shí)延中做文章，使其盡可能的小。

我們先來(lái)看開(kāi)關(guān)時(shí)延，這個(gè)時(shí)延是由器件物理特性決定的，我們沒(méi)有辦法去改變，所以我們只能通過(guò)改變走線方式和減少組合邏輯的方法來(lái)提高工作頻率。

1.通過(guò)改變走線的方式減少時(shí)延。

我們通過(guò)給綜合器加適當(dāng)?shù)募s束（不可貪心，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時(shí)間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。（注：約束的實(shí)現(xiàn)不完全是通過(guò)改進(jìn)布局布線方式去提高工作頻率，還有其它的改進(jìn)措施）

2.通過(guò)減少組合邏輯的減少時(shí)延。

上面我們講了可以通過(guò)加約束來(lái)提高工作頻率，但是我們?cè)谧鲈O(shè)計(jì)之初可萬(wàn)萬(wàn)不可將提高工作頻率的美好愿望寄托在加約束上，我們要通過(guò)合理的設(shè)計(jì)去避免出現(xiàn)大的組合邏輯，從而提高電路的工作頻率，這才能增強(qiáng)設(shè)計(jì)的可移植性，才可以使得我們的設(shè)計(jì)在移植到另一同等速度級(jí)別的芯片時(shí)還能使用。

我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個(gè)輸出對(duì)應(yīng)的判斷條件大于四輸入的話(huà)就要由多個(gè)LUT級(jí)聯(lián)才能完成，這樣就引入一級(jí)組合邏輯時(shí)延，我們要減少組合邏輯，無(wú)非就是要輸入條件盡可能的少，，這樣就可以級(jí)聯(lián)的LUT更少，從而減少了組合邏輯引起的時(shí)延。

我們平時(shí)聽(tīng)說(shuō)的流水就是一種通過(guò)切割大的組合邏輯（在其中插入一級(jí)或多級(jí)D觸發(fā)器，從而使寄存器與寄存器之間的組合邏輯減少）來(lái)提高工作頻率的方法。比如一個(gè)32位的計(jì)數(shù)器，該計(jì)數(shù)器的進(jìn)位鏈很長(zhǎng)，必然會(huì)降低工作頻率，我們可以將其分割成4位和8位的計(jì)數(shù)，每當(dāng)4位的計(jì)數(shù)器計(jì)到15后觸發(fā)一次8位的計(jì)數(shù)器，這樣就實(shí)現(xiàn)了計(jì)數(shù)器的切割，也提高了工作頻率。

在狀態(tài)機(jī)中，一般也要將大的計(jì)數(shù)器移到狀態(tài)機(jī)外，因?yàn)橛?jì)數(shù)器這東西一般是經(jīng)常是大于4輸入的，如果再和其它條件一起做為狀態(tài)的跳變判據(jù)的話(huà)，必然會(huì)增加LUT的級(jí)聯(lián)，從而增大組合邏輯。以一個(gè)6輸入的計(jì)數(shù)器為例，我們?cè)Ｍ?dāng)計(jì)數(shù)器計(jì)到111100后狀態(tài)跳變，現(xiàn)在我們將計(jì)數(shù)器放到狀態(tài)機(jī)外，當(dāng)計(jì)數(shù)器計(jì)到111011后產(chǎn)生個(gè)enable信號(hào)去觸發(fā)狀態(tài)跳變，這樣就將組合邏輯減少了。

上面說(shuō)的都是可以通過(guò)流水的方式切割組合邏輯的情況，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢？

狀態(tài)機(jī)就是這么一個(gè)例子，我們不能通過(guò)往狀態(tài)譯碼組合邏輯中加入流水。如果我們的設(shè)計(jì)中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機(jī)，它的狀態(tài)譯碼邏輯將非常之巨大，毫無(wú)疑問(wèn)，這極有可能是設(shè)計(jì)中的關(guān)鍵路徑。那我們?cè)撛趺醋瞿?？還是老思路，減少組合邏輯。我們可以對(duì)狀態(tài)的輸出進(jìn)行分析，對(duì)它們進(jìn)行重新分類(lèi)，并根據(jù)這個(gè)重新定義成一組組小狀態(tài)機(jī)，通過(guò)對(duì)輸入進(jìn)行選擇（case語(yǔ)句）并去觸發(fā)相應(yīng)的小狀態(tài)機(jī)，從而實(shí)現(xiàn)了將大的狀態(tài)機(jī)切割成小的狀態(tài)機(jī)。在ATA6的規(guī)范中（硬盤(pán)的標(biāo)準(zhǔn)），輸入的命令大概有20十種，每一個(gè)命令又對(duì)應(yīng)很多種狀態(tài)，如果用一個(gè)大的狀態(tài)機(jī)（狀態(tài)套狀態(tài)）去做那是不可想象的，我們可以通過(guò)case語(yǔ)句去對(duì)命令進(jìn)行譯碼，并觸發(fā)相應(yīng)的狀態(tài)機(jī)，這樣做下來(lái)這一個(gè)模塊的頻率就可以跑得比較高了。

總結(jié)：提高工作頻率的本質(zhì)就是要減少寄存器到寄存器的時(shí)延，最有效的方法就是避免出現(xiàn)大的組合邏輯，也就是要盡量去滿(mǎn)足四輸入的條件，減少LUT級(jí)聯(lián)的數(shù)量。我們可以通過(guò)加約束、流水、切割狀態(tài)的方法提高工作頻率。