UART 16倍頻采樣的VHDL實(shí)現(xiàn)

　　電子發(fā)燒友網(wǎng)核心提示：隨著電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的發(fā)展，可編程邏輯器件FPGA/CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而UART（通用異步收發(fā)器）是在數(shù)字通信和控制系統(tǒng)中廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。因此越來越多用戶根據(jù)自己的需要，以EDA技術(shù)作為開發(fā)手段，用一塊FPGA/CPLD設(shè)計(jì)出符合自己需要的UART芯片。基于FPGA/ CPLD的UART設(shè)計(jì)在諸多文獻(xiàn)中都有論述，在此不再對UART整個(gè)功能模塊實(shí)現(xiàn)做太多的論述。本文著重分析UART接收器起始位的檢測。

　　3倍頻采樣的缺陷

　　首先，串行異步通信規(guī)定了字符數(shù)據(jù)的傳送格式。每一幀數(shù)據(jù)由起始位、數(shù)據(jù)位、奇偶校驗(yàn)位、停止位和線路空閑狀態(tài)組成，格式如圖1所示。一般情況起始位為1位，數(shù)據(jù)位為5、6、7或8位、奇偶校驗(yàn)位為1位，停止位為1、1.5或2位。其中的起始位和停止位就是用來實(shí)現(xiàn)字符的同步。在空閑狀態(tài)，傳送線為邏輯“1”狀態(tài)。數(shù)據(jù)的傳送總是以一個(gè)“起始位”開始的，接著是要傳送的若干數(shù)據(jù)位，低位先行，最后是一個(gè)“1”狀態(tài)的“停止位”;那么，當(dāng)接收器檢測到一個(gè)“1”向“0”的跳變時(shí)，便視為可能的起始位。起始位被確認(rèn)后，就知道發(fā)送器已開始發(fā)送，當(dāng)接收了已協(xié)議好的位數(shù)后并接收到字符幀中停止位就是一幀字符數(shù)據(jù)已發(fā)送完畢。這樣，接收器就知道發(fā)送器何時(shí)開始發(fā)送數(shù)據(jù)和何時(shí)結(jié)束發(fā)送數(shù)據(jù)。

　　要提高接收器的接收準(zhǔn)確性，減少誤碼率，必須要用比數(shù)據(jù)波特率高n 倍（n≥1）的速率對數(shù)據(jù)進(jìn)行采樣。文獻(xiàn)2中采用了非常規(guī)的3倍頻采樣方法：用3倍頻的波特率對每一位數(shù)據(jù)進(jìn)行采樣（如圖2所示），然后對3次采樣結(jié)果進(jìn)行判決。如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否則，為低電平。

　　此方法剛開始給人感覺比常規(guī)的16倍頻采樣準(zhǔn)確性高，因?yàn)槊恳晃粩?shù)據(jù)都進(jìn)行3取2的判決，而16倍頻采樣對每位數(shù)據(jù)只進(jìn)行一次中間采樣。然而筆者在實(shí)際應(yīng)用中發(fā)現(xiàn)了其存在抗干擾性差，移植性差等不足。筆者在應(yīng)用中自定義的異步數(shù)據(jù)幀長達(dá)21位，應(yīng)用環(huán)境是渦輪工作間。在這樣條件下，3倍頻采樣比在良好的實(shí)驗(yàn)室環(huán)境性能差了很多，誤碼率很高。

　　經(jīng)分析代碼，發(fā)現(xiàn)3倍頻采樣方法在檢測異步數(shù)據(jù)起始位沒有任何的抗干擾處理。如果在接收線上存在干擾信號(hào)，即使是一個(gè)很窄負(fù)脈沖干擾，接收器也會(huì)誤判為是數(shù)據(jù)幀的起始位，從而產(chǎn)生采樣時(shí)鐘進(jìn)行后續(xù)的數(shù)據(jù)采樣。圖3所示為存在干擾信號(hào)時(shí)，檢測起始位信號(hào)時(shí)序仿真波形。圖中COLCK3-IN是3倍頻采樣時(shí)鐘，CLOCK1-IN是數(shù)據(jù)波特率，DATAIN是接收線上的數(shù)據(jù)。從圖中看出，干擾信號(hào)后，COLCK3-IN時(shí)鐘產(chǎn)生，接收器接收數(shù)據(jù)。可見接收到的數(shù)據(jù)都是錯(cuò)誤數(shù)據(jù)。簡單說，文獻(xiàn)2中所論述方法不能識(shí)別真假數(shù)據(jù)起始位。再從程序可移植性來說，3倍頻采樣時(shí)鐘是用三個(gè)數(shù)值進(jìn)行計(jì)數(shù)判斷而得，當(dāng)波特率改變，其數(shù)值都要做相應(yīng)改變，這就增加了程序的修改難度。

　　16倍頻采樣起始位的檢測

　　3倍頻采樣方法無法識(shí)別真假數(shù)據(jù)起始位，導(dǎo)致其抗干擾性差，準(zhǔn)確性得不到保證。筆者拋棄非常規(guī)3倍頻采樣方法，采用了常規(guī)的16倍頻采樣方法：采用數(shù)據(jù)速率的16倍進(jìn)行采樣，采樣時(shí)鐘連續(xù)采樣到8個(gè)低電平信號(hào)，可確定該低電平為真正的起始位，從而防止干擾信號(hào)產(chǎn)生的假起始位現(xiàn)象的發(fā)生。此后，接收器每隔16個(gè)采樣時(shí)鐘采樣一次，并把采樣到的數(shù)據(jù)作為輸入數(shù)據(jù)，以移位方式存入到接收移位寄存器。

　　起始位檢測8個(gè)連續(xù)脈沖的另一個(gè)更重要的原因是，采用16倍頻采樣的時(shí)鐘，第8個(gè)采樣脈沖所對應(yīng)的數(shù)據(jù)波形正好是該位數(shù)據(jù)位波形的正中點(diǎn)（以時(shí)鐘上升沿采樣），在該處讀寫數(shù)據(jù)應(yīng)該是最安全點(diǎn)。

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本文導(dǎo)航

第 1 頁：UART 16倍頻采樣的VHDL實(shí)現(xiàn)
第 2 頁：根據(jù)異步數(shù)據(jù)特征設(shè)計(jì)程序

FPGA(591969) FPGA(591969)
cpld(168088) cpld(168088)
eda(170581) eda(170581)
uart(99726) uart(99726)
VHDL源代碼(18100) VHDL源代碼(18100)

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大家好，我想多鬧鐘。實(shí)際上我使用50Mhz時(shí)鐘頻率，我想把它作為100Mhz時(shí)鐘頻率。沒有PLL，DCM，是否有任何其他可能性來實(shí)現(xiàn)使用vhdl編程邏輯？我知道，如何將時(shí)鐘分頻如80Mhz時(shí)鐘

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2019-08-21 06:14:07

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6倍頻輸出 1100：PLL 14倍頻輸出 0101：PLL 7倍頻輸出 1101：PLL 15倍頻輸出 0110：PLL 8倍頻輸出 1110：PLL 16倍頻輸出 0111：PLL 9倍頻輸出

2014-06-01 10:07:12

有哪位朋友會(huì)用cpld實(shí)現(xiàn)二倍頻功能嗎？目前了解到可以用D觸發(fā)器，用于無刷直流電機(jī)控制

2017-05-15 19:42:16

本人用一個(gè)4046和4040做了一個(gè)64倍頻。

本人用一個(gè)4046和4040做了一個(gè)64倍頻。仿真成功啦，但把實(shí)物做出來以后，用示波器卻顯示輸入頻率，百思不得其解，請各位大神指點(diǎn)一下

2015-08-03 10:04:02

求 Multisim14.0仿真1khz方波產(chǎn)生與二倍頻電路仿真速度過慢

如題，電路采用的555定時(shí)器設(shè)計(jì)，畫完1khz方波電路后仿真了一次，正常沒有問題，加上二倍頻電路后仿真速度特別慢，求解決方案（限定要用555定時(shí)器）設(shè)計(jì)文件在附件

2020-12-28 19:25:14

求一個(gè)Altera FPGA實(shí)現(xiàn)UART的VHDL程序

剛接觸FPGA 想用FPGA實(shí)現(xiàn)422通訊求大牛給一個(gè)實(shí)現(xiàn)UART的VHDL的程序

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求一個(gè)用CD4046來做的任意倍頻的倍頻電路

求做一個(gè)任意倍頻的倍頻電路，用CD4046來做~或者直接實(shí)現(xiàn)19倍倍頻也行~謝謝大神用Proteus仿真的電路

2019-07-11 01:50:35

求助，關(guān)于AD9910 PLL倍頻問題求解

83M（想先實(shí)現(xiàn)PLL倍頻功能，按濾波電路弄的個(gè)頻率），12倍頻倍到996M，SFR3[29:28]設(shè)為11，但REFCLK_OUT沒輸出（PLL使能設(shè)為1 了的），不知道是不是只有用晶振時(shí)才有輸出

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求輸入頻率1Hz~1Mhz的100倍頻解決方案?。。ūM量滿足要求即可）

如題，找了好久，CD4046系列只能輸出到1mhz左右，100倍頻的話輸入只能到10k左右，高速系列的也只能到10m20m左右，找其他的時(shí)鐘同步器，都是只有高頻的，沒有低頻的，求經(jīng)驗(yàn)豐富的大神推薦解決方案！

2015-07-18 19:37:45

用cd4046和cd4040做的32倍頻電路，在Proteus模擬時(shí)輸出不對

用cd4046和cd4040做的32倍頻電路，在Proteus模擬時(shí)輸出總是1000Hz，和輸入信號(hào)沒有關(guān)系，去掉輸入信號(hào)也不變，求指導(dǎo)

2015-03-06 14:52:35

編碼器四倍頻電路的單片機(jī)高速算法設(shè)計(jì)資料分享

在沒有正交編碼器計(jì)數(shù)器接口的電路中，對于速度不高的編碼器，可以用軟件的方式來實(shí)現(xiàn)原理過程參考此文檔：編碼器四倍頻電路的單片機(jī)高速算法設(shè)計(jì) - 百度文庫 (baidu.com)正交編碼器鑒相表前一個(gè)

2022-01-12 07:35:07

請問AD9854輸出正弦信號(hào)時(shí)外部時(shí)鐘倍頻怎么設(shè)置？

并沒有設(shè)置成功，希望有懂這個(gè)的人指點(diǎn)一下。1、增加一個(gè)15倍頻的外部晶振宏定義 2、更改倍頻范圍為PLL_Range_EN，并且設(shè)置為15倍頻3、將設(shè)置頻率的函數(shù)SetAD9854Frequency

2018-10-09 17:39:10

請問HMC820如何配置VCO子系統(tǒng)寄存器才能只輸出二倍頻？

想要得到4.8GHz信號(hào)，但按照手冊上所說，VCO Reg02設(shè)置為8395 ，VCO Reg03設(shè)置為D11D，始終輸出2.4G左右信號(hào)，4.8G附近有輸出但是功率特別低。請問應(yīng)該怎么配置寄存器才能只輸出2倍頻？

2018-08-15 07:05:48

請問在DDS系統(tǒng)中通過DDS內(nèi)部倍頻得到芯片參考時(shí)鐘內(nèi)部倍頻是否對輸出信號(hào)有影響？

在DDS系統(tǒng)中通過DDS內(nèi)部倍頻得到芯片參考時(shí)鐘，內(nèi)部倍頻是否對輸出信號(hào)有影響，比如說AD9951采用100M晶振然后芯片內(nèi)部4倍頻得到參考時(shí)鐘，經(jīng)過測試，輸出信號(hào)經(jīng)過濾波之后存在100M頻率分量，總是不能完全抑制，這是什么原因?qū)е碌哪?？？?/div>

2018-09-26 14:15:33

請問有哪些芯片可以用同頻率的方波作為參考信號(hào)鎖相提取得到其二倍頻的信號(hào)

想要解決的問題是：我們之前用的是ad630在鎖相的，對于一個(gè)4khz的有用信號(hào)，我們是通過輸入8khz（二倍頻率）的方波作為參考信號(hào)來提取二次諧波信號(hào)的?，F(xiàn)在，想要實(shí)現(xiàn)的就是，用同頻率的方波作為參考信號(hào)，來鎖相，提取得到其二倍頻的信號(hào)。有哪些芯片可以實(shí)現(xiàn)該功能呢？期待您的回復(fù)。萬分感謝。

2018-09-19 10:01:30

誰能教教我labveiw里面1/3倍頻程濾波怎么用嗎？

誰能教教我labveiw里面1/3倍頻程濾波怎么用嗎？輸入單位是eu是什么意思啊？

2015-04-24 10:27:51

鑒相4倍頻計(jì)數(shù)-用vhdl怎么編寫?。?/a>

用fpga實(shí)現(xiàn)四倍頻鑒相計(jì)數(shù)的功能。找到一段代碼。求完整的代碼。還有LIBREAY APP;為什么報(bào)錯(cuò)??？

2012-05-15 18:25:42

HDSF三倍頻感應(yīng)耐壓試驗(yàn)裝置

一.產(chǎn)品簡介： HDSF電磁式三倍頻感應(yīng)耐壓試驗(yàn)裝置是武漢華頂電力設(shè)備有限公司根據(jù)中國標(biāo)準(zhǔn)《GB311.1 - 97》設(shè)計(jì)的，是為了滿足電力系統(tǒng)高壓互感器或

2021-11-03 16:01:52

HDSF三倍頻變壓器

三倍頻變壓器采用三芯五柱結(jié)構(gòu)操作簡單、性能可靠穩(wěn)定，有效能很好地滿足變壓器、互感器感應(yīng)耐壓的需要三倍頻變壓器是根據(jù)中國標(biāo)準(zhǔn)《GB311-61》和原水電部1985年1月發(fā)布的《電氣設(shè)備預(yù)防性試驗(yàn)規(guī)程

2022-03-15 11:41:01