SOC時(shí)序分析中的跳變點(diǎn)

　　跳變點(diǎn)是所有重要時(shí)序分析工具中的一個(gè)重要概念。跳變點(diǎn)被時(shí)序分析工具用來(lái)計(jì)算設(shè)計(jì)節(jié)點(diǎn)上的時(shí)延與過(guò)渡值。跳變點(diǎn)的有些不同含義可能會(huì)被時(shí)序分析工程師忽略。而這在SOC設(shè)計(jì)后期，也就是要對(duì)時(shí)序簽字時(shí)可能會(huì)導(dǎo)致問(wèn)題。后端設(shè)計(jì)工程師要知道跳變點(diǎn)的概念及其含義，這個(gè)非常重要。這也正是本文目的之所在。

　　1.跳變點(diǎn)定義：

　　跳變點(diǎn)可定義為邏輯高電平的百分比，作為測(cè)量壓擺率和時(shí)延值的參照。圖1(a)演示的是壓擺率跳變點(diǎn)。

　　圖1(a)

　　圖1(b)演示的是時(shí)延跳變點(diǎn)。

　　圖1(b)

　　跳變點(diǎn)用來(lái)描述標(biāo)準(zhǔn)單元或硬模塊(IP)等的引腳過(guò)渡值特征，同時(shí)檢查SoC時(shí)序。通常跳變點(diǎn)的值在時(shí)序模型(自由格式)中提及，時(shí)序分析工具在計(jì)算時(shí)延和壓擺率時(shí)會(huì)使用這些值。

　　2.如何固定跳變點(diǎn)：

　　在描述標(biāo)準(zhǔn)單元或硬模塊(IP)特征時(shí)，跳變點(diǎn)對(duì)于特定的技術(shù)節(jié)點(diǎn)是固定的。將跳變點(diǎn)固定的目的是確保測(cè)量的時(shí)延/壓擺率接近實(shí)際(Spice)的波形。如圖2(a)所示，當(dāng)跳變點(diǎn)位于切換波形的線性區(qū)(20%-80%)時(shí)，壓擺率值比位于非線性區(qū)(10%-90%)時(shí)要令人樂(lè)觀。

　　圖2(a)

　　通常情況下，在過(guò)渡跳變點(diǎn)位于線性區(qū)時(shí)，時(shí)序工具計(jì)算的單元時(shí)延更接近Spice結(jié)果。

　　同時(shí)，晶體管的電壓閾值(Vt)特性對(duì)于決定跳變點(diǎn)發(fā)揮了重要作用，因?yàn)檩敵霾ㄐ卧谳斎腚妷撼^(guò)晶體管的Vt值后會(huì)發(fā)生線性化[1]。

　　時(shí)延閾值在輸入和輸出波形的線性區(qū)是固定的。只要時(shí)延跳變點(diǎn)位于波形的線性部分，那么時(shí)延跳變點(diǎn)是20-80還是50-50都沒(méi)有關(guān)系。

　　3.自由格式提及的跳變點(diǎn)句法[2]

　　下面給出的是典型時(shí)序模型(.liberty文件)的快照，以指示正在使用的跳變點(diǎn)

　　input_threshold_pct_rise:50;

　　input_threshold_pct_fall:50;

　　output_threshold_pct_rise:50;

　　output_threshold_pct_fall:50;

　　slew_lower_threshold_pct_rise:20;

　　slew_lower_threshold_pct_fall:20;

　　slew_upper_threshold_pct_rise:80;

　　slew_upper_threshold_pct_fall:80;

　　4.時(shí)序工具如何處理跳變點(diǎn)來(lái)計(jì)算時(shí)延

　　a)當(dāng)跳變點(diǎn)對(duì)于界面都相同時(shí)：

　　圖3(a)描述了驅(qū)動(dòng)程序和負(fù)載具有相同時(shí)延閾值時(shí)的情況。

　　在給出的示例中，兩者都為50%。

　　圖3(a)

　　此時(shí)，，考慮壓擺率降級(jí)(由網(wǎng)絡(luò)引起)后，時(shí)序工具計(jì)算的驅(qū)動(dòng)程序達(dá)到其50%的邏輯高值和負(fù)載達(dá)到其50%的邏輯高值時(shí)兩者之間的時(shí)間差。

　　類(lèi)似的解釋對(duì)于特定單元的輸入和輸出產(chǎn)生的下降信號(hào)和時(shí)延同樣適用。壓擺率值根據(jù).lib中提及的變量進(jìn)行計(jì)算。

　　b)當(dāng)跳變點(diǎn)對(duì)于一個(gè)界面而不同時(shí)

　　(i)20%比50%：

　　圖4(a)描述了驅(qū)動(dòng)程序時(shí)延跳變點(diǎn)為20%而對(duì)負(fù)載單元跳變點(diǎn)為50%的情況。

　　在這種情況下，與負(fù)載信號(hào)相比，驅(qū)動(dòng)程序的信號(hào)會(huì)快速達(dá)到其時(shí)延跳變點(diǎn)值。因此此類(lèi)界面的網(wǎng)絡(luò)時(shí)延會(huì)大于驅(qū)動(dòng)程序也達(dá)到50%情形下的時(shí)延[圖3(a)]。

　　圖4(a)

　　時(shí)序工具可通過(guò)線性或非線性擴(kuò)展計(jì)算網(wǎng)絡(luò)上出現(xiàn)的額外時(shí)延。

　　(ii)50%比20%

　　圖4(b)描述了驅(qū)動(dòng)程序跳變點(diǎn)為50%而負(fù)載單元的跳變點(diǎn)為20%的情形。

　　在這種情況下，與驅(qū)動(dòng)信號(hào)相比，負(fù)載的信號(hào)會(huì)更早達(dá)到其時(shí)延跳變點(diǎn)值。這種情況通過(guò)時(shí)序工具借助擴(kuò)展(線性或非線性)來(lái)進(jìn)行處理。

　　圖4(b)

　　這里需要注意的是：在這種情況下，擴(kuò)展會(huì)引起“負(fù)時(shí)延”。

　　應(yīng)注意：盡管現(xiàn)實(shí)世界不能在時(shí)域中后向穿越，但是時(shí)序工具需要將這種時(shí)延考慮在內(nèi)，這樣，從開(kāi)始點(diǎn)(在本例中為驅(qū)動(dòng)單元的輸入引腳)到終端點(diǎn)(在本例中為負(fù)載單元的輸出引腳)的整體路徑時(shí)延接近現(xiàn)實(shí)世界時(shí)延(Spice)。

　　5.與跳變點(diǎn)相關(guān)的其他問(wèn)題：

　　(i)SDF中的負(fù)時(shí)延：在通過(guò)時(shí)序工具完成擴(kuò)展后產(chǎn)生的負(fù)時(shí)延將以標(biāo)準(zhǔn)時(shí)延格式(SDF)進(jìn)行復(fù)制，用于門(mén)級(jí)模擬。不希望發(fā)生這種情況，因?yàn)殚T(mén)級(jí)模擬器無(wú)法處理負(fù)時(shí)延。

　　它們要么標(biāo)志錯(cuò)誤消息要么表示此類(lèi)情況的零時(shí)延。作為一種變通方法，可編寫(xiě)一個(gè)腳本(附錄A)，根據(jù)所計(jì)算的負(fù)時(shí)延，增加(或減少)負(fù)載單元(或驅(qū)動(dòng)單元)時(shí)延。

　　(ii)端口和IO單元之間的附加時(shí)延：

　　通常時(shí)序工具報(bào)告端口到I/O單元的時(shí)延。在硅片上，該網(wǎng)絡(luò)作為接合線出現(xiàn)在芯片外部。因此，對(duì)于該網(wǎng)絡(luò)物理信息不能進(jìn)行量化。

　　時(shí)序工具提供此類(lèi)網(wǎng)絡(luò)的時(shí)延報(bào)告。原因包括：

　　a)由于沒(méi)有時(shí)序模型可用于端口，因此時(shí)序工具采用用戶(hù)定義的或默認(rèn)跳變點(diǎn)和電壓電平計(jì)算時(shí)延。

　　b)由于假定跳變點(diǎn)和端口w.r.tI/O單元跳變點(diǎn)的電壓電平值之間有差額。圖5(a)和圖5(b)描述了此類(lèi)情況。

　　圖5(a)

　　圖5(b)

　　要克服這種情況，可執(zhí)行以下操作：

　　1)為與I/O單元的端口相同的端口定義運(yùn)行條件。

　　2)編寫(xiě)腳本為此類(lèi)網(wǎng)注釋零時(shí)延。

　　(iii)帶有丟失跳變點(diǎn)的庫(kù)

　　如果我們擁有不包含跳變點(diǎn)閾值或電壓電平值的時(shí)序模型，那么來(lái)自/到此類(lèi)模型的界面的時(shí)延可能不正確。因?yàn)闀r(shí)序工具使用跳變點(diǎn)和電壓電平的默認(rèn)值，分析這些路徑。作為一種變通方法，用戶(hù)應(yīng)在向負(fù)責(zé)庫(kù)的人員進(jìn)行咨詢(xún)后，再定義跳變點(diǎn)。

　　6.如果不通過(guò)時(shí)序工具進(jìn)行擴(kuò)展會(huì)怎樣：激烈。這可能會(huì)導(dǎo)致芯片故障，因?yàn)槭褂脮r(shí)序工具計(jì)算的時(shí)延不接近Spice值。如果可以為跳變點(diǎn)不同的界面進(jìn)行Spice分析，應(yīng)當(dāng)是一種很好的操作方法。

　　如果對(duì)SOC中所使用的所有模型(硬模塊)使用同樣的跳變點(diǎn)，應(yīng)當(dāng)是一種很好的操作方法。

　　這完全可以消除因閾值不同所產(chǎn)生的問(wèn)題。

　　7.Spice合作關(guān)系：

　　對(duì)多閾值路徑進(jìn)行Spice分析，是增強(qiáng)信心并解決時(shí)序問(wèn)題的好方法。

　　盡管在Spice世界，閾值實(shí)際并不存在。在時(shí)序模型中使用它們是為了簡(jiǎn)化時(shí)序分析工具。

　　時(shí)序工具提供一個(gè)選項(xiàng)，復(fù)制出特定時(shí)序路徑的spice網(wǎng)列表。除了spice網(wǎng)列表外，還復(fù)制出包含輸入矢量的激勵(lì)文件。復(fù)制出的spice網(wǎng)列表可能不包含針對(duì)時(shí)序路徑中標(biāo)準(zhǔn)單元和/或硬模塊的spice網(wǎng)列表。

　　Spice模擬工具可讀取復(fù)制的spice網(wǎng)列表和標(biāo)準(zhǔn)單元/硬模塊的spice網(wǎng)列表，然后提供激勵(lì)文件來(lái)模擬重要路徑。

　　需要通過(guò)分析生成的波形，查看路徑是否滿(mǎn)足時(shí)序要求。測(cè)量SPICE中此類(lèi)路徑的時(shí)延和過(guò)渡值時(shí)需要謹(jǐn)記：要采用與時(shí)序模型中所提及的跳變點(diǎn)相同的跳變點(diǎn)。

　　8.擴(kuò)展類(lèi)型：

　　大多數(shù)行業(yè)標(biāo)準(zhǔn)工具使用線性或非線性擴(kuò)展作為其運(yùn)作方式

　　a)線性擴(kuò)展：在該方法中，工具假定不同閾值的線性斜坡。

　　該方法使用相似三角形的概念擴(kuò)展驅(qū)動(dòng)程序到負(fù)載單元的時(shí)延。

　　b)非線性擴(kuò)展：此時(shí)，工具使用電流源模型來(lái)定義坡道。這需要通過(guò)復(fù)雜的數(shù)學(xué)方程來(lái)計(jì)算時(shí)延。

　　總之，本文以跳變點(diǎn)定義開(kāi)始，然后闡釋如何固定用于特定技術(shù)庫(kù)的跳變點(diǎn)。然后本文論述了時(shí)序工具如何解釋跳變點(diǎn)，以及當(dāng)驅(qū)動(dòng)程序與負(fù)載單元跳變點(diǎn)不同時(shí)可能會(huì)引發(fā)的問(wèn)題。

　　附錄 A：在SDF中考慮負(fù)互連時(shí)延的腳本

　　#!/usr/local/bin/perl

　　print "\n***************RUNNING PERL SCRIPT negaTIvedelinsdf_assarray.pl****\n\n";

　　if (!exists $ARGV[0] || !exists $ARGV[1]) { print "USAGE:: negativedelinsdf_assarray.pl \n\n"; exit;

　　}

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reADIng\n");

　　open(file1, ">$ARGV[1]") || die ("ERROR:: file $ARGV[1] cannot be opened for writing\n");

　　while()

　　{ $line = $_;

　　$line1 = $line;

　　$line =~ s/^\s+//g ;

　　if ( $line =~ "INTERCONNECT.*-[0-9]") ######## FINDING NEGATIVE INTERCONNECT ######

　　{

　　@array1 = split(/\s+/,$line);

　　$count = @array1;

　　if ($count == 4){ ## To accont for the fact that only one INTERCONNECT triplet is present

　　$array1[$count]= $array1[$count-1];

　　$count = $count + 1;

　　}

　　for($i=0;$i<= $count -3;$i++)

　　{print file1 "$array1[$i] ";}

　　$value2 = $array1[$count -1];

　　$value1 = $array1[$count -2];

　　$instance_name = $array1[2];

　　@instance = split(/\//,$instance_name);

　　$count2 = @instance;

　　$pin_name = $instance[$count2 -1]; ####### GETTING LOAD INSTANCE PIN NAME ###############

　　$instance_name =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g; ####### GETTING LOAD INSTANCE NAME ###############

　　if( $value1 =~ "::")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/::/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　print file1 "($correct_value1[0]::$correct_value1[1])";

　　}

　　elsif( $value1 =~ ":[^:]")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/:/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　$load_correct_value1_2{$instance_name} = $correct_value1[2];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　if($correct_value1[2] <= -0.0)

　　{$correct_value1[2] = "0.000";}

　　print file1 "($correct_value1[0]:$correct_value1[1]:$correct_value1[2])";

　　}

　　else{print file1 "$value1 ";}

　　if( $value2 =~ "::")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/::/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] ) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]::$correct_value2[1]))\n";

　　}

　　elsif( $value2 =~ ":[^:]")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/:/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　$load_correct_value2_2{$instance_name} = $correct_value2[2];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if($correct_value2[2] <= -0.0)

　　{$correct_value2[2] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] && $correct_value1[2] == $correct_value2[2]) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]:$correct_value2[1]:$correct_value2[2]))\n";

　　}

　　$load_instance{$instance_name} = $instance_name; ##SAVE ALL LOAD INSTACES FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　$load_pin{$instance_name.$pin_name} = $pin_name; ##SAVE ALL LOAD PINS FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　}

　　elsif ($line =~ "CELL" ) {

　　print file1 "$line";

　　$find = 0;

　　}

　　elsif($line =~ "INSTANCE ") ##CHECKING CORRESPONDING INSTANCES AND FIND FLAG = 1 IF FOUND######

　　{

　　print file1 "$line1";

　　@array2 = split(/\s+/,$line);

　　$instance_name2 = $array2[1]; ##GETTING THE LOAD INSTANCE NAME FOUND HERE##########

　　$instance_name2 =~ s/[()]//g;

　　$instance_definition{$instance_name2} = "$instance_name2" ;

　　if(exists $load_instance{$instance_name2}) ####COMPARE INSTANCE NAME WITH THAT SAVED IN ASSO ARRAY#####

　　{

　　if($load_instance{$instance_name2} eq "$instance_name2")

　　{$find = 1;}

　　}

　　elsif($line =~ "IOPATH" && $find == 1) ##AFTER INSTANCES ARE FOUND CHECKING FOR CORRSPONDING PINS######

　　{

　　@array4 = split(/\s+/,$line);

　　if ($array4[0] =~ "COND" ) { ## Take care of COND statements

　　$pin_name2 = $array4[3];

　　} else {

　　$pin_name2 = $array4[1];

　　}

　　if($line =~ "IOPATH" && exists $load_pin{$instance_name2.$pin_name2} ) {

　　if ( $load_pin{$instance_name2.$pin_name2} eq "$pin_name2" )

　　{

　　@array3 = split(/\s+/,$line);

　　$count3 = @array3 ;

　　@value_IOPATH = ""; # This is to initialize the array to blank

　　if ($array3[0] =~ "COND" ) {

　　for ($j=5; $j<=$count3 ; $j++) {

　　$value_IOPATH[$j-5] = $array3[$j];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 6) { #### In case there is only one triplet for COND.*IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[5];

　　#$value2_IOPATH = $array3[6];

　　}

　　$constant_fields = 4;

　　} elsif ($array3[0] =~ "IOPATH") {

　　for ($k=3; $k<=$count3 ; $k++) {

　　$value_IOPATH[$k-3] = $array3[$k];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 4) { #### In case there is only one triplet for IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[3];

　　#$value2_IOPATH = $array3[4];

　　}

　　$constant_fields = 2;

　　}

　　for($i=0;$i<= $constant_fields;$i++)

　　{print file1 "$array3[$i] ";}

　　if( $value_IOPATH[0] =~ "::") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/::/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) { ###the absolute value to negative delay is larger than the timing of load arc. ######

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2})

　　{ if( $load_correct_value1_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　print file1 "($correct_value1_IOPATH[0]::$correct_value1_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[0] =~ ":[^:]") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/:/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) {

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2}) {

　　if($load_correct_value1_1{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_2{$instance_name2}) {

　　if($load_correct_value1_2{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_2{$instance_name2}) < $correct_value1_IOPATH[2] ) {

　　$correct_value1_IOPATH[2] = $correct_value1_IOPATH[2] + $load_correct_value1_2{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　print file1 "($correct_value1_IOPATH[0]:$correct_value1_IOPATH[1]:$correct_value1_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[0] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　if( $value_IOPATH[1] =~ "::")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/::/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]::$correct_value2_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[1] =~ ":[^:]")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/:/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_2{$instance_name2}) {

　　if( $load_correct_value2_2{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_2{$instance_name2}) < $correct_value2_IOPATH[2] ) {

　　$correct_value2_IOPATH[2] = $correct_value2_IOPATH[2] + $load_correct_value2_2{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1] && $correct_value1_IOPATH[2] == $correct_value2_IOPATH[2]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]:$correct_value2_IOPATH[1]:$correct_value2_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[1] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　for ($m=2;$m<=$value_IOPATH_width;$m++) {

　　if (exists $value_IOPATH[$m]) {

　　$value_IOPATH[$m] =~ s/\)+/\)/; # To account for the brackets

　　print file1 " $value_IOPATH[$m]";

　　}

　　if ($array4[0] =~ "COND" ) { ## Extra bracket for COND statements

　　print file1 "))\n";

　　} else {print file1 ")\n";}

　　}

　　else

　　{print file1 "$line1";} #######DUMPING OUT OF SDF IN FILE1######################

　　}

　　else

　　{print file1 "$line1";}

　　}

　　close(file1);

　　close(fileA);

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reading\n");

　　print "\n\n#############REPORTING INSTANCES WHOSE DEFINITION IS NOT THERE IN THE SDF#############\n";

　　while()

　　{

　　$line2 = $_;

　　$line2 =~ s/^\s+//g ;

　　if ( $line2 =~ "INTERCONNECT.*-[0-9]")

　　{ @array4 = split(/\s+/,$line2);

　　$instance_name3 = $array4[2];

　　$instance_name3 =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g;

　　if(exists $instance_definition{$instance_name3})

　　{}

　　else

　　{print "$line2";}

　　}

　　close(fileA);

　　print "\n";

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SoC設(shè)計(jì)(18658) SoC設(shè)計(jì)(18658)
時(shí)序分析(22453) 時(shí)序分析(22453)

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2012-11-09 19:04:35

基于TMS320C54X系列DSP實(shí)現(xiàn)跳頻通信網(wǎng)位同步方案

的。在圖1中，從t0時(shí)刻開(kāi)始提取一個(gè)碼元長(zhǎng)度的信號(hào)，通常在該段信號(hào)內(nèi)包含著一個(gè)躍變點(diǎn)。若不存在躍變點(diǎn)，即碼元準(zhǔn)確同步，則跳頻信號(hào)的幅度譜表現(xiàn)為如圖2所示的單音信號(hào)形式。圖2 同步時(shí)跳頻信號(hào)幅度譜若在

2021-07-16 07:00:00

外接節(jié)點(diǎn)引起電壓變化導(dǎo)致引腳跳變問(wèn)題

P1_5的電平就會(huì)跳變導(dǎo)致電機(jī)自動(dòng)打開(kāi)，我在引腳外接了一個(gè)上拉電阻都沒(méi)用，我現(xiàn)在懷疑是板子內(nèi)部電壓變化引起的引腳上電平的跳變，求教各位大神怎么樣才能保持引腳上電平的穩(wěn)定，先在此謝過(guò)了~

2015-09-05 11:25:53

如何利用FPGA進(jìn)行時(shí)序分析設(shè)計(jì)

寄存器的時(shí)刻處于“信號(hào)跳變抵達(dá)窗口”內(nèi)，才能保證不破壞latch寄存器的“信號(hào)電平采樣窗口”。四、數(shù)據(jù)和時(shí)鐘的時(shí)序分析如圖 6所示，為分析建立時(shí)間/保持時(shí)間的基本電路圖。Tclk1為Reg1的時(shí)鐘延時(shí)

2018-04-03 11:19:08

如何用LabVIEW檢測(cè)下降沿跳變

如何用LabVIEW檢測(cè)信號(hào)的下降沿跳變并記錄跳變次數(shù)

2012-03-05 15:49:07

如何用LabVIEW檢測(cè)下降沿跳變

如何用LabVIEW檢測(cè)信號(hào)的下降沿跳變并記錄跳變次數(shù)

2012-03-05 15:51:52

求教，stm32怎么檢測(cè)pwm電平跳變，

stm32pwm怎么檢測(cè)電平跳變，跳變的時(shí)候能觸發(fā)中斷嗎？

2017-08-21 15:13:46

淺析邏輯分析儀

。使用跳變定時(shí)，定時(shí)分析只保存信號(hào)跳變后采集的樣本，以及與上次跳變的時(shí)間。毛刺捕獲數(shù)字系統(tǒng)中毛刺是令人頭疼的問(wèn)題，某些定時(shí)分析儀具有毛刺捕獲和觸發(fā)能力，可以很容易的跟蹤難以預(yù)料的毛刺。定時(shí)分析可以對(duì)輸入

2015-11-05 11:43:56

液晶屏走線跳點(diǎn)問(wèn)題解答

之外是不允許有交叉點(diǎn)（實(shí)在避免不了的情況下，交叉點(diǎn)允許有少數(shù)，點(diǎn)亮?xí)r會(huì)看到大約1-2MM的小白點(diǎn)），為了避免有交叉點(diǎn)走出來(lái)的點(diǎn)被稱(chēng)為跳點(diǎn)。不同顯示材質(zhì)的屏允許的跳點(diǎn)數(shù)不同，其中不同的引腳連接方式允許

2019-01-16 17:20:16

溫度采集的AD轉(zhuǎn)換輸入的電壓在幾伏的跳變

用電阻分壓的方式把電流轉(zhuǎn)換為電壓，再輸入AD進(jìn)行轉(zhuǎn)換，輸出的值在2伏上下跳動(dòng)，我測(cè)了下輸入的電壓在幾伏地跳變，而電流不會(huì)變，到底是什么干擾了輸入電壓呢，求解啊？

2019-02-13 06:36:19

熱電偶溫度跳變問(wèn)題

本帖最后由 gk320830 于 2015-3-9 18:02 編輯我設(shè)計(jì)的熱電偶溫度電路總是在上下6度之間跳變，特別是加熱時(shí)問(wèn)題嚴(yán)重點(diǎn)，我用是0P07和LM358組成的，還用

2011-06-15 10:42:29

用EDMA傳輸大塊數(shù)據(jù)的地址跳變問(wèn)題

的文檔中的地址跳變的值最大都是32767，無(wú)法完整跳16384個(gè)數(shù)的地址，請(qǐng)問(wèn)如果遇到這種情況，該怎么實(shí)現(xiàn)？？謝謝~

2018-06-21 10:29:15

用FPGA對(duì)61580芯片進(jìn)行讀操作，讀出的數(shù)據(jù)一直在不斷跳變

各位大俠：您好！小弟最近在調(diào)試一塊基于1553B總線的板卡，使用FPGA對(duì)基于1553B總線的61580芯片內(nèi)的寄存器進(jìn)行讀操作時(shí)，用邏輯分析儀檢測(cè)到數(shù)據(jù)總線上的數(shù)據(jù)在不斷跳變（根據(jù)讀時(shí)序要求，這段時(shí)間數(shù)據(jù)應(yīng)該保持穩(wěn)定不變），不知哪位大俠以前有沒(méi)有遇到過(guò)類(lèi)似情況，如何解決的，謝謝！

2011-07-08 21:46:11

電網(wǎng)EMS系統(tǒng)遙測(cè)數(shù)據(jù)跳變的原因及對(duì)策

的平衡點(diǎn)。這是由什么原因引起的呢？　　二、電網(wǎng)調(diào)度對(duì)遙測(cè)數(shù)據(jù)跳變的耐受性　　大多數(shù)省級(jí)EMS系統(tǒng)的匯總數(shù)據(jù)，比如水電總加、火電總加、風(fēng)電總加等等，都會(huì)在通常平穩(wěn)的運(yùn)行曲線上，發(fā)生2-3次跳變。這種異常

2018-09-25 14:34:25

瞬態(tài)分析功能在脈沖、跳頻及PLL頻率鎖定時(shí)間測(cè)試中的應(yīng)用是什么

本文將重點(diǎn)介紹瞬態(tài)分析功能在脈沖、跳頻及PLL頻率鎖定時(shí)間測(cè)試中的應(yīng)用。

2021-06-17 10:37:30

請(qǐng)教如何做時(shí)序分析

請(qǐng)教如何做時(shí)序分析

2013-06-01 22:45:04

請(qǐng)問(wèn)一下基于計(jì)數(shù)器的隨機(jī)單輸入跳變測(cè)試序列是怎么生成的？

2021-04-29 06:55:23

起始點(diǎn)的跳變

起始點(diǎn)的跳變對(duì)于具體的電網(wǎng)絡(luò)，系統(tǒng)的        狀態(tài)就是系統(tǒng)中儲(chǔ)能

2009-09-10 12:18:50

采用AD603對(duì)傳感器接收到的信號(hào)放大時(shí)，遇到信號(hào)跳變怎么解決？

采用AD603對(duì)傳感器接收到的信號(hào)放大時(shí)，遇到信號(hào)跳變問(wèn)題。采用AD603進(jìn)行程控放大，把前面的串?dāng)_縮小，對(duì)有效信號(hào)進(jìn)行放大，在有效信號(hào)放大時(shí)檢測(cè)到輸出端信號(hào)引入一個(gè)跳變。上圖是前后的放大倍速

2023-11-14 06:07:42

飛思卡爾MK66單片機(jī)flex timer模塊占空比跳變

觸發(fā)，頻率是20KHz，但是發(fā)現(xiàn)在占空比逐漸增加時(shí)，產(chǎn)生了占空比跳變的現(xiàn)象，多次更改過(guò)寄存器值，仍不能解決。其中，F(xiàn)TM模塊的初始化代碼和占空比更新代碼如下。占空比跳變時(shí)的圖片如下.希望能得到各位大佬的幫助，知道原因。`

2020-05-05 17:41:23

高速電路信號(hào)完整性分析與設(shè)計(jì)—時(shí)序計(jì)算

高速電路信號(hào)完整性分析與設(shè)計(jì)—時(shí)序計(jì)算引入：在數(shù)字電路中，從一個(gè)芯片發(fā)信息A到另一個(gè)芯片變成信息B，那么這個(gè)數(shù)字系統(tǒng)失敗；如何保證信息不變？關(guān)鍵點(diǎn)，就是在傳輸過(guò)程的任意點(diǎn)都保持時(shí)序的正確性。時(shí)序概念

2009-09-12 10:28:42

高速電路的時(shí)序分析

高速電路的時(shí)序分析電路中，數(shù)據(jù)的傳輸一般都是在時(shí)鐘對(duì)數(shù)據(jù)信號(hào)進(jìn)行有序的收發(fā)控制下進(jìn)行的。芯片只能按規(guī)定的時(shí)序發(fā)送和接收數(shù)據(jù)，過(guò)長(zhǎng)的信號(hào)延遲或信號(hào)延時(shí)匹配不當(dāng)都會(huì)影響芯片的建立和保持時(shí)間，導(dǎo)致芯片無(wú)法

2012-08-02 22:26:06

Cadence高速PCB的時(shí)序分析

Cadence高速PCB的時(shí)序分析：列位看觀，在上一次的連載中，我們介紹了什么是時(shí)序電路，時(shí)序分析的兩種分類(lèi)（同步和異步），并講述了一些關(guān)于SDRAM 的基本概念。這一次的連載中，

2009-07-01 17:23:27

Cadence高速PCB的時(shí)序分析

Cadence 高速 PCB 的時(shí)序分析 1.引言 時(shí)序分析，也許是 SI 分析中難度最大的一部分。我懷著滿(mǎn)腔的期許給 Cadence 的資深工程師發(fā)了一封 e-mail，希望能夠得到一份時(shí)序分析的案

2010-04-05 06:37:13

時(shí)序約束與時(shí)序分析 ppt教程

時(shí)序約束與時(shí)序分析 ppt教程本章概要:時(shí)序約束與時(shí)序分析基礎(chǔ)常用時(shí)序概念QuartusII中的時(shí)序分析報(bào)告設(shè)置時(shí)序約束全局時(shí)序約束個(gè)別時(shí)

2010-05-17 16:08:02

靜態(tài)時(shí)序分析在IC設(shè)計(jì)中的應(yīng)用

討論了靜態(tài)時(shí)序分析算法及其在IC 設(shè)計(jì)中的應(yīng)用。首先,文章討論了靜態(tài)時(shí)序分析中的偽路徑問(wèn)題以及路徑敏化算法,分析了影響邏輯門(mén)和互連線延時(shí)的因素。最后通過(guò)一個(gè)完整的IC 設(shè)計(jì)

2011-12-20 11:03:16

靜態(tài)時(shí)序分析基礎(chǔ)及應(yīng)用

_靜態(tài)時(shí)序分析（Static_Timing_Analysis）基礎(chǔ)及應(yīng)用[1]。

2016-05-09 10:59:26

基于時(shí)序路徑的FPGA時(shí)序分析技術(shù)研究

基于時(shí)序路徑的FPGA時(shí)序分析技術(shù)研究_周珊

2017-01-03 17:41:58

靜態(tài)時(shí)序分析基礎(chǔ)及應(yīng)用

靜態(tài)時(shí)序分析基礎(chǔ)及應(yīng)用

2017-01-24 16:54:24

基于FPGA 和 SoC創(chuàng)建時(shí)序和布局約束以及其使用

，您經(jīng)常需要定義時(shí)序和布局約束。我們了解一下在基于賽靈思 FPGA 和 SoC 設(shè)計(jì)系統(tǒng)時(shí)如何創(chuàng)建和使用這兩種約束。 時(shí)序約束最基本的時(shí)序約束定義了系統(tǒng)時(shí)鐘的工作頻率。然而，更高級(jí)的約束能建立時(shí)鐘路徑之間

2017-11-17 05:23:01

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靜態(tài)時(shí)序分析基礎(chǔ)與應(yīng)用

STA的簡(jiǎn)單定義如下：套用特定的時(shí)序模型（Timing Model），針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制（Timing Constraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。

2018-04-03 15:56:16

靜態(tài)時(shí)序分析：如何編寫(xiě)有效地時(shí)序約束（一）

靜態(tài)時(shí)序分析是一種驗(yàn)證方法，其基本前提是同步邏輯設(shè)計(jì)（異步邏輯設(shè)計(jì)需要制定時(shí)鐘相對(duì)關(guān)系和最大路徑延時(shí)等，這個(gè)后面會(huì)說(shuō)）。靜態(tài)時(shí)序分析僅關(guān)注時(shí)序間的相對(duì)關(guān)系，而不是評(píng)估邏輯功能（這是仿真和邏輯分析

2019-11-22 07:07:00

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時(shí)序基礎(chǔ)分析

時(shí)序分析是以分析時(shí)間序列的發(fā)展過(guò)程、方向和趨勢(shì)，預(yù)測(cè)將來(lái)時(shí)域可能達(dá)到的目標(biāo)的方法。此方法運(yùn)用概率統(tǒng)計(jì)中時(shí)間序列分析原理和技術(shù)，利用時(shí)序系統(tǒng)的數(shù)據(jù)相關(guān)性，建立相應(yīng)的數(shù)學(xué)模型，描述系統(tǒng)的時(shí)序狀態(tài)，以預(yù)測(cè)未來(lái)。

2019-11-15 07:02:00

2570

正點(diǎn)原子FPGA靜態(tài)時(shí)序分析與時(shí)序約束教程

靜態(tài)時(shí)序分析是檢查芯片時(shí)序特性的一種方法，可以用來(lái)檢查信號(hào)在芯片中的傳播是否符合時(shí)序約束的要求。相比于動(dòng)態(tài)時(shí)序分析，靜態(tài)時(shí)序分析不需要測(cè)試矢量，而是直接對(duì)芯片的時(shí)序進(jìn)行約束，然后通過(guò)時(shí)序分析工具給出

2020-11-11 08:00:00

時(shí)序分析的靜態(tài)分析基礎(chǔ)教程

本文檔的主要內(nèi)容詳細(xì)介紹的是時(shí)序分析的靜態(tài)分析基礎(chǔ)教程。

2021-01-14 16:04:00

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SOC時(shí)序分析中的跳變點(diǎn)

評(píng)論