基于FPGA 和 SoC創(chuàng)建時(shí)序和布局約束以及其使用

時(shí)序和布局約束是實(shí)現(xiàn)設(shè)計(jì)要求的關(guān)鍵因素。本文是介紹其使用方法的入門(mén)讀物。

完成 RTL 設(shè)計(jì)只是 FPGA 設(shè)計(jì)量產(chǎn)準(zhǔn)備工作中的一部分。接下來(lái)的挑戰(zhàn)是確保設(shè)計(jì)滿(mǎn)足芯片內(nèi)的時(shí)序和性能要求。為此，您經(jīng)常需要定義時(shí)序和布局約束。我們了解一下在基于賽靈思 FPGA 和 SoC 設(shè)計(jì)系統(tǒng)時(shí)如何創(chuàng)建和使用這兩種約束。

時(shí)序約束
最基本的時(shí)序約束定義了系統(tǒng)時(shí)鐘的工作頻率。然而，更高級(jí)的約束能建立時(shí)鐘路徑之間的關(guān)系。工程師利用這類(lèi)約束確定是否有必要對(duì)路徑進(jìn)行分析，或者在時(shí)鐘路徑之間不存在有效的時(shí)序關(guān)系時(shí)忽視路徑。

默認(rèn)情況下，賽靈思的 Vivado? 設(shè)計(jì)套件會(huì)分析所有關(guān)系。然而，并非設(shè)計(jì)中的所有時(shí)鐘之間都有可以準(zhǔn)確分析的時(shí)序關(guān)系。例如當(dāng)時(shí)鐘是異步的，就無(wú)法準(zhǔn)確確定它們的相位，如圖 1 所示。

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圖 1–時(shí)鐘域 CLK1 和 CLK2 相互之間異步。

您可通過(guò)在約束文件中聲明時(shí)鐘組來(lái)管理時(shí)鐘路徑之間的關(guān)系。當(dāng)聲明時(shí)鐘組時(shí)，Vivado 工具不會(huì)對(duì)組內(nèi)定義的時(shí)鐘之間的任何方向執(zhí)行時(shí)序分析。

為了有助于生成時(shí)序約束，Vivado 工具將時(shí)鐘定義為三種類(lèi)型：同步、異步或不可擴(kuò)展。
? 同步時(shí)鐘具有可預(yù)測(cè)的時(shí)序/相位關(guān)系。通常主時(shí)鐘及其衍生時(shí)鐘符合這種特性，因?yàn)樗鼈兙哂泄驳母鹪春椭芷凇?br /> ? 異步時(shí)鐘之間不具備可預(yù)測(cè)的時(shí)序/相位關(guān)系。通常不同的主時(shí)鐘（及其衍生時(shí)鐘)符合這種特性。異步時(shí)鐘有不同的起源。
? 如果超過(guò)1,000個(gè)周期后，仍無(wú)法確定公共周期，那么兩個(gè)時(shí)鐘就是不可擴(kuò)展的。如果是這種情況，將使用 1,000 個(gè)周期內(nèi)的最差建立時(shí)間關(guān)系。不過(guò)，無(wú)法保證這就是實(shí)際的最差情況。

使用 Vivado 生成的時(shí)鐘報(bào)告來(lái)確定您所處理的時(shí)鐘是哪種類(lèi)型。該報(bào)告可幫助您識(shí)別異步和不可擴(kuò)展時(shí)鐘。

聲明多周期路徑能實(shí)現(xiàn)更合適而且要求放松的時(shí)序分析，從而讓時(shí)序引擎集中處理其它更關(guān)鍵的路徑。

識(shí)別出這些時(shí)鐘后，您就可利用“set clock group”約束禁止它們之間的時(shí)序分析。Vivado 套件使用的是賽靈思設(shè)計(jì)約束 (XDC)，其基于廣泛使用的 Tcl 約束格式的 Synopsys 設(shè)計(jì)約束 (SDC)。通過(guò) XDC 約束，您可使用以下命令定義時(shí)鐘組：
set_clock_groups -name -logically_exclusive -physically_exclusive -asynchronous -group

-name 是為組賦予的名稱(chēng)。-group 選項(xiàng)是定義組成員（即沒(méi)有時(shí)序關(guān)系的時(shí)鐘）的位置。當(dāng)有多個(gè)用來(lái)驅(qū)動(dòng)時(shí)鐘樹(shù)的時(shí)鐘源可供選擇，包括 BUFGMUX 和 BUFGCTL，應(yīng)使用 logically 和 physically exclusive 選項(xiàng)。從而，這些時(shí)鐘不能同時(shí)出現(xiàn)在時(shí)鐘樹(shù)上。所以，我們不希望 Vivado 分析這些時(shí)鐘之間的關(guān)系，因?yàn)樗鼈兪腔コ獾?。最后，–asynchronous 約束可用來(lái)定義異步時(shí)鐘路徑。

建立時(shí)序關(guān)系的最后一個(gè)方面是考慮時(shí)鐘的非理想關(guān)系，尤其是抖動(dòng)。您需要考慮兩種形式的抖動(dòng)：輸入抖動(dòng)和系統(tǒng)抖動(dòng)。輸入抖動(dòng)出現(xiàn)在主時(shí)鐘輸入上，體現(xiàn)了實(shí)際跳變出現(xiàn)時(shí)間與理想條件下跳變出現(xiàn)時(shí)間之間的差異。系統(tǒng)抖動(dòng)源自設(shè)計(jì)中存在的噪聲。

您可以使用 set_input_jitter 約束來(lái)定義每個(gè)主輸入時(shí)鐘的抖動(dòng)。同時(shí)，使用 set_system_jitter 約束為整個(gè)設(shè)計(jì)(所有時(shí)鐘)設(shè)定系統(tǒng)抖動(dòng)。

時(shí)序例外
當(dāng)有時(shí)序例外時(shí)，您還必須關(guān)注已定義的時(shí)鐘組內(nèi)發(fā)生了什么。然而，什么是時(shí)序例外呢？

一種常見(jiàn)的時(shí)序例外是只有每隔一個(gè)時(shí)鐘周期所采樣的結(jié)果。另一種情況是將數(shù)據(jù)從慢時(shí)鐘傳輸?shù)礁斓臅r(shí)鐘（或相反)，其中兩個(gè)時(shí)鐘都是同步的。事實(shí)上，這兩種時(shí)序例外一般被稱(chēng)為多周期路徑，如圖 2 所示。

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圖 2–多周期路徑是一種時(shí)序例外的例子。

為這些路徑聲明多周期路徑能實(shí)現(xiàn)更合適而且要求放松的時(shí)序分析，從而讓時(shí)序引擎集中處理其它更關(guān)鍵的路徑。最后的益處是能夠提高結(jié)果質(zhì)量。

您可以在 XDC 文件中使用以下 XDC 命令聲明多周期路徑：
set_multicycle_path path_ multiplier [-setup|-hold]
[-start|-end][-from ] [-to ]
[-through
]