FPGA時序約束之偽路徑和多周期路徑

前面幾篇FPGA時序約束進階篇，介紹了常用主時鐘約束、衍生時鐘約束、時鐘分組約束的設(shè)置，接下來介紹一下常用的另外兩個時序約束語法“偽路徑”和“多周期路徑”。

一、偽路徑

1、偽路徑的定義

FPGA開發(fā)過程中軟件的綜合布線耗時很長，這塊對FPGA產(chǎn)品開發(fā)的進度影響很大。

偽路徑表示該路徑實際存在，但該路徑的電路功能無須考慮時序約束。

通過定義偽路徑，通知vivado等FPGA開發(fā)軟件無需對這些路徑進行時序優(yōu)化布線。

這樣FPGA開發(fā)軟件就會自動跳過這部分路徑的優(yōu)化，可以減少綜合布線的優(yōu)化時間。

使用偽路徑命令可以有效地減少時序分析的復(fù)雜度，同時提高系統(tǒng)性能和可靠性。

2、偽路徑的應(yīng)用范圍

偽路徑主要應(yīng)用于異步時鐘或異步復(fù)位的情況下，例如：

• 跨時鐘域
• 異步復(fù)位邏輯
• 異步RAM

3、偽路徑的約束的寫法

偽路徑約束語法為：

set_false_path [-setup] [-hold] [-from < node_list >] [-to < node_list >] [-through < node_list >]

這里需要注意：偽路徑約束是單向的，不是雙向的，如果兩個時鐘域相互之間都有數(shù)據(jù)傳輸，則需要對兩個方向的都做時序約束，如下所示：

set_false_path -from [get_clocks clk0] -to [get_clocks clk1]
set_false_path -from [get_clocks clk1] -to [get_clocks clk0]

或者這樣寫也是可以的：

set_clock_groups -async -group [get_clocks clk1] -to [get_clocks clk2]

二、多周期路徑

默認情況下FPGA開發(fā)軟件默認每條路徑都是單周期路徑，即從上一個寄存器到下一個寄存器的時間默認為一個周期內(nèi)可達，并按照這個約定去布線優(yōu)化。

其實我們寫的代碼基本默認就是單周期的，時序達不到就拆分代碼邏輯，拆分成多個周期完成即可，則不需要做多周期路徑約束。

但有時也存在需要多周期路徑，設(shè)定這個路徑從起點到終點需要1個周期以上才能到達，這時就要進行多周期約束，但這部分約束也用的少。

多周期約束語法：

set_multicycle_path < num_cycles > [-setup|-hold] [-start|-end]
                    [-from < startpoints >] [-to < endpoints >] [-through < pins|cells|nets >]

單時鐘域下，數(shù)據(jù)經(jīng)過N個周期從起點寄存器到達終點，約束如下：

set_multicycle_path N -setup -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]
set_multicycle_path N-1 -hold  -from [get_pins data0_reg/C]  -to [get_pins data1_reg/D]

三、總結(jié)

本文介紹了偽路徑和多周期路徑的使用，但要注意的是偽路徑約束不能濫用，只能用在一些異步時鐘或異步復(fù)位這些對于時序要求不高的路徑，對于關(guān)鍵路徑，不能用這個約束命令，還是要從HDL代碼來優(yōu)化。