介紹一下FPGA時(shí)序約束語法的“偽路徑”和“多周期路徑”

一、偽路徑

1、偽路徑的定義

FPGA開發(fā)過程中軟件的綜合布線耗時(shí)很長，這塊對(duì)FPGA產(chǎn)品開發(fā)的進(jìn)度影響很大。

偽路徑表示該路徑實(shí)際存在，但該路徑的電路功能無須考慮時(shí)序約束。

通過定義偽路徑，通知vivado等FPGA開發(fā)軟件無需對(duì)這些路徑進(jìn)行時(shí)序優(yōu)化布線。

這樣FPGA開發(fā)軟件就會(huì)自動(dòng)跳過這部分路徑的優(yōu)化，可以減少綜合布線的優(yōu)化時(shí)間。

使用偽路徑命令可以有效地減少時(shí)序分析的復(fù)雜度，同時(shí)提高系統(tǒng)性能和可靠性。

2、偽路徑的應(yīng)用范圍

偽路徑主要應(yīng)用于異步時(shí)鐘或異步復(fù)位的情況下，例如：

• 跨時(shí)鐘域
• 異步復(fù)位邏輯
• 異步RAM

3、偽路徑的約束的寫法

偽路徑約束語法為：

這里需要注意：偽路徑約束是單向的，不是雙向的，如果兩個(gè)時(shí)鐘域相互之間都有數(shù)據(jù)傳輸，則需要對(duì)兩個(gè)方向的都做時(shí)序約束，如下所示：

或者這樣寫也是可以的：

二、多周期路徑

默認(rèn)情況下FPGA開發(fā)軟件默認(rèn)每條路徑都是單周期路徑，即從上一個(gè)寄存器到下一個(gè)寄存器的時(shí)間默認(rèn)為一個(gè)周期內(nèi)可達(dá)，并按照這個(gè)約定去布線優(yōu)化。

其實(shí)我們寫的代碼基本默認(rèn)就是單周期的，時(shí)序達(dá)不到就拆分代碼邏輯，拆分成多個(gè)周期完成即可，則不需要做多周期路徑約束。

但有時(shí)也存在需要多周期路徑，設(shè)定這個(gè)路徑從起點(diǎn)到終點(diǎn)需要1個(gè)周期以上才能到達(dá)，這時(shí)就要進(jìn)行多周期約束，但這部分約束也用的少。

多周期約束語法：

單時(shí)鐘域下，數(shù)據(jù)經(jīng)過N個(gè)周期從起點(diǎn)寄存器到達(dá)終點(diǎn)，約束如下：

三、總結(jié)

本文介紹了偽路徑和多周期路徑的使用，但要注意的是偽路徑約束不能濫用，只能用在一些異步時(shí)鐘或異步復(fù)位這些對(duì)于時(shí)序要求不高的路徑，對(duì)于關(guān)鍵路徑，不能用這個(gè)約束命令，還是要從HDL代碼來優(yōu)化。