FPGA約束的詳細(xì)介紹

1、約束的目的

介紹FPGA約束原理，理解約束的目的為設(shè)計(jì)服務(wù)，是為了保證設(shè)計(jì)滿足時(shí)序要求，指導(dǎo)FPGA工具進(jìn)行綜合和實(shí)現(xiàn)，約束是Vivado等工具努力實(shí)現(xiàn)的目標(biāo)。所以首先要設(shè)計(jì)合理，才可能滿足約束，約束反過(guò)來(lái)檢查設(shè)計(jì)能否滿足時(shí)序。主要涉及到xilinx vivado xdc約束語(yǔ)法，給出對(duì)應(yīng)的ISE ucf 語(yǔ)法。另外quatus的語(yǔ)法和xdc幾乎兼容，原理都一樣。

時(shí)序約束中最基本的是時(shí)鐘，時(shí)鐘有抖動(dòng)（jitter），偏移（skew），占空比失真（duty cycle distortion）三種特性。

1、抖動(dòng)，分為周期抖動(dòng)（cycle jitter），周期差抖動(dòng)（cycle to cycle jitter）和長(zhǎng)期抖動(dòng)（long term jitter）。

2、偏移和時(shí)鐘線的長(zhǎng)度，時(shí)序單元的負(fù)載電容和個(gè)數(shù)有關(guān)。FPGA的全局時(shí)鐘采用全銅工藝和樹(shù)狀結(jié)構(gòu)，偏移非常小，可以忽略。

3、占空比失真就是高低電平不對(duì)稱，會(huì)吞噬時(shí)序裕量。

2、基本的時(shí)鐘約束

最簡(jiǎn)單的情況，設(shè)計(jì)只有一個(gè)時(shí)鐘。這時(shí)候需要對(duì)這個(gè)時(shí)鐘的周期進(jìn)行約束，（當(dāng)然也可以對(duì)占空比進(jìn)行約束，默認(rèn)為50%）。如果不對(duì)時(shí)鐘進(jìn)行約束，我們就不知道自己的設(shè)計(jì)是否時(shí)序收斂。簡(jiǎn)單的說(shuō)，比如系統(tǒng)時(shí)鐘是200M的，那么周期就是5ns，也就是說(shuō)信號(hào)從一個(gè)寄存器出來(lái)，經(jīng)過(guò)了一系列的組合邏輯，要在下一個(gè)時(shí)鐘的上升沿到來(lái)之前被目的寄存器采樣到。當(dāng)然考慮到，實(shí)際情況還復(fù)雜很多。

假如設(shè)計(jì)里有很多時(shí)鐘，那么哪些時(shí)鐘是必須要約束的呢？

首先是從端口進(jìn)入FPGA的時(shí)鐘。其他衍生時(shí)鐘（如通過(guò)PLL或者M(jìn)MCM生成的）跟它是同源時(shí)鐘，工具會(huì)自動(dòng)推導(dǎo)。然后是GT的rx_clk和tx_clk必須要約束。最后是用戶自己分頻產(chǎn)生的行波時(shí)鐘（用于簡(jiǎn)單的低頻應(yīng)用），必須約束。

create_clock -name clk_200m -period 5 ［get_ports I_clk200］

3、跨時(shí)鐘域cdc約束

set_clock_groups –asynchronous -group ［get_clocks -include_generated_clocks clk_1］

-group ［get_clocks -include_generated_clocks clk_2］

4、input delay

input delay和output delay都是分析的外部延時(shí)，與ISE的ucf約束FPGA內(nèi)部延時(shí)恰恰相反。

5、output delay

假設(shè)周期是10ns

OFFSET = OUT 4ns AFTER clock;

set_output_delay 6 -clock ［get_clocks ］ ［get_ports ］

通過(guò)把input output register pack到IOB中，和約束slew可以更容易滿足接口時(shí)序要求。

rtl中約束

（* IOB = “true” *）

O_config_dat

xdc中約束

set_property IOB true ［get_ports O_config_dat］

set_property SLEW FAST ［get_ports O_config_dat］