FPGA設(shè)計約束技巧之XDC約束之I/O篇 （上）

《XDC約束技巧之時鐘篇》中曾對I/O約束做過簡要概括，相比較而言，XDC中的I/O約束雖然形式簡單，但整體思路和約束方法卻與UCF大相徑庭。加之FPGA的應(yīng)用特性決定了其在接口上有多種構(gòu)建和實現(xiàn)方式，所以從UCF到XDC的轉(zhuǎn)換過程中，最具挑戰(zhàn)的可以說便是本文將要討論的I/O約束了。

I/O 約束的語法

XDC 中可以用于 I/O 約束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。其中，只有那些從 FPGA 管腳進入和/或輸出都不經(jīng)過任何時序元件的純組合邏輯路徑可以用 set_max_delay / set_min_delay 來約束，其余 I/O 時序路徑都必須由set_input_delay / set_output_delay 來約束。如果對 FPGA 的 I/O 不加任何約束，Vivado 會缺省認為時序要求為無窮大，不僅綜合和實現(xiàn)時不會考慮 I/O 時序，而且在時序分析時也不會報出這些未約束的路徑。

本文以下章節(jié)將會著重討論 XDC 接口約束和時序分析的基礎(chǔ)，介紹如何使用set_input_delay / set_output_delay 對 FPGA 的 I/O 時序進行約束。

Input 約束

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上圖所示 set_input_delay 的基本語法中， 是想要設(shè)定 input 約束的端口名，可以是一個或數(shù)個 port；-clock 之后的 指明了對 時序進行分析所用的時鐘，可以是一個 FPGA 中真實存在的時鐘也可以是預(yù)先定義好的虛擬時鐘；-max 之后的 描述了用于 setup 分析的包含有板級走線和外部器件的延時；-min 之后的 描述了用于 hold 分析的包含有板級走線和外部器件的延時。

上述這些選項是定義 Input 約束時必須寫明的，還有少數(shù)幾個可選項，如 -add_delay和 -clock_fall 用于 DDR 接口的約束。

Output 約束

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上圖所示 set_output_delay 的基本語法中， 是想要設(shè)定 output 約束的端口名，可以是一個或數(shù)個 port；-clock 之后的 指明了對 時序進行分析所用的時鐘，可以是一個 FPGA 中真實存在的時鐘也可以是預(yù)先定義好的虛擬時鐘；-max 之后的 描述了用于 setup 分析的包含有板級走線和外部器件的延時；-min之后的 描述了用于 hold 分析的包含有板級走線和外部器件的延時。

上述這些選項是定義 Output 約束時必須寫明的，還有少數(shù)幾個可選項如 -add_delay和 -clock_fall 用于 DDR 接口的約束。

Setup/Hold 時序分析

我們知道約束是為了設(shè)計服務(wù)，而設(shè)置好的約束必須在時序報告中加以驗證。所以，怎樣理解時序分析中的檢查規(guī)則就成了重中之重，這一點對 I/O 約束來說尤為重要。理解時序分析工具如何選取路徑分析的發(fā)送端（Launch）和接收端（Capture）時鐘沿（Clock Edges），在 Setup 和 Hold 分析時又有怎樣的具體區(qū)別，以及這些數(shù)字在時序報告中如何體現(xiàn)等等是設(shè)置正確 I/O 約束的基礎(chǔ)。

更具體的時序分析方法以及如何深入解讀時序報告等內(nèi)容將會在后續(xù)另開主題文章詳述，這里僅就 Setup/Hold 分析時對時鐘邊沿的選擇加以描述，便于以下章節(jié)的展開。

Setup 時序分析
同步電路設(shè)計中，一般情況下，數(shù)據(jù)在時鐘上升沿發(fā)送，在下一個時鐘上升沿接收，發(fā)送的時鐘沿稱作 Launch Edge，接收沿稱作 Capture Edge。時序分析中的 Setup Check 跟Capture Edge 的選擇息息相關(guān)。

在 SDR 接口的 setup 分析中，工具如下圖這樣識別發(fā)送和接收時鐘沿。

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而在 DDR 接口的 setup 分析中，因為數(shù)據(jù)是雙沿采樣，所以發(fā)送和接收時鐘沿變成上升（下降）沿發(fā)送，下降（上升）沿接收。

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Hold 時序分析

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Hold Check 主要是為了保證數(shù)據(jù)在接收（采樣）端時鐘沿之后還能穩(wěn)定保持一段時間，對 Hold 分析而言，同一個時鐘沿既是 Launch Edge 也是 Capture Edge，這一點對 SDR和 DDR（不論是中心對齊還是邊沿對齊）都一樣。