如何使用Synopsys PAC進(jìn)行標(biāo)準(zhǔn)單元布局的改進(jìn)

　　雖然標(biāo)準(zhǔn)單元布局是用最小設(shè)計(jì)規(guī)則繪制的，以最大限度地提高設(shè)計(jì)區(qū)域收縮的效益，但復(fù)雜的設(shè)計(jì)規(guī)則給信號(hào)路由訪問標(biāo)準(zhǔn)單元布局中的管腳帶來了困難。因此，對(duì)于物理布局設(shè)計(jì)師來說，設(shè)計(jì)一個(gè)針對(duì)面積、功率、時(shí)間、信號(hào)完整性和可打印性進(jìn)行優(yōu)化的標(biāo)準(zhǔn)單元布局已經(jīng)成為一個(gè)巨大的挑戰(zhàn)。在標(biāo)準(zhǔn)單元布局期間，需要多次設(shè)計(jì)迭代來考慮插針可訪問性，以增加路由器可用的可行解決方案的數(shù)量。在這項(xiàng)工作中，我們將演示Synopsys PAC方法的幾個(gè)改進(jìn)，例如在相同的細(xì)胞基臺(tái)條件下減少每個(gè)Synopsys“測(cè)試細(xì)胞”所需的細(xì)胞數(shù)量，增加插針連接的復(fù)雜性，以更好地評(píng)估插針的可及性。我們還建議附加約束以提高檢測(cè)插針可訪問性問題的可能性。我們還集成了其他物理驗(yàn)證方法來訪問標(biāo)準(zhǔn)單元的設(shè)計(jì)規(guī)則遵從性和可打印性。我們希望易于使用的實(shí)用程序能夠使布局工程師執(zhí)行驗(yàn)證，簡化驗(yàn)證方法。

　　CMOS技術(shù)的不斷擴(kuò)展現(xiàn)在正面臨著使用193i光刻工藝的瓶頸。與圖案相關(guān)的缺陷繼續(xù)增加，并限制了每片晶片的良好模具數(shù)量。傳統(tǒng)的基于規(guī)則的設(shè)計(jì)規(guī)則檢查（DRC）方法不再足以保證100%的模式可打印性。從全球鑄造40納米技術(shù)開始，需要設(shè)計(jì)可制造性（DFM）驗(yàn)證來識(shí)別制造弱點(diǎn)，并防止諸如開（縮頸）和短路（橋接）等災(zāi)難性錯(cuò)誤，從而使早期斜坡獲得良好的產(chǎn)量。

　　隨著每一代新技術(shù)中物理驗(yàn)證的增加，知識(shí)產(chǎn)權(quán)（IP）庫的開發(fā)資源變得極具挑戰(zhàn)性和成本高昂。特別地，標(biāo)準(zhǔn)單元IP庫是構(gòu)建位置和路由（P＆R）數(shù)字電路設(shè)計(jì)的首要和最重要的設(shè)計(jì)基礎(chǔ)庫；標(biāo)準(zhǔn)單元布局的質(zhì)量直接影響芯片設(shè)計(jì)的面積和可制造性。今天，我們觀察到限制標(biāo)準(zhǔn)單元庫質(zhì)量的主要挑戰(zhàn)是分別放置針位置和光刻兼容（光刻可打印性和顏色兼容）設(shè)計(jì)。因此，需要對(duì)電路設(shè)計(jì)所施加的設(shè)計(jì)限制進(jìn)行早期評(píng)估。