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CPLD 相對(duì)于FPGA 更適合實(shí)現(xiàn)時(shí)序邏輯較少而組合邏輯相對(duì)復(fù)雜的功能，比如復(fù)雜的狀態(tài)機(jī)和譯碼電路等。CPLD 的EEPROM 編程技術(shù)不適合動(dòng)態(tài)可重構(gòu)的應(yīng)用。本文針對(duì) CPLD 的核心可編程結(jié)構(gòu)：P-Term 和可編程互連線，采用2.5V、0.25μmCMOS 工藝設(shè)計(jì)了功能相近的基于SRAM 編程技術(shù)的可重構(gòu)電路結(jié)構(gòu)。新的電路結(jié)構(gòu)可以通過可編程方式有效控制功耗和速度的折衷，并且相對(duì)于傳統(tǒng)的CPLD 互聯(lián)結(jié)構(gòu)減少了50%的編程數(shù)據(jù)。在動(dòng)態(tài)可重構(gòu)系統(tǒng)中，采用上述新結(jié)構(gòu)的PLD 相對(duì)于FPGA 可以更有效地實(shí)現(xiàn)可重構(gòu)的復(fù)雜狀態(tài)機(jī)和譯碼電路等應(yīng)用。
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