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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Harris加快信號(hào)處理FPGA驗(yàn)證

      Harris加快信號(hào)處理FPGA驗(yàn)證

      2011-03-15 | rar | 0.86 MB | 次下載 | 免費(fèi)

      資料介紹

      Harris公司的工程師們經(jīng)常在緊迫的時(shí)限內(nèi)交付基于FPGA的復(fù)雜信號(hào)處理系統(tǒng)。為了滿足客戶時(shí)常十分嚴(yán)格的要求以及自身的質(zhì)量標(biāo)準(zhǔn)，工程師們會(huì)在綜合各個(gè)系統(tǒng)前徹底驗(yàn)證HDL設(shè)計(jì)。

      在過去，HDL驗(yàn)證需要多步手工操作現(xiàn)在，Harris工程師們使用EDASimulatoLink?實(shí)現(xiàn)了MATLAB?系統(tǒng)模型與在Cadence Incisive中進(jìn)行仿真的HDL設(shè)計(jì)之間的雙向鏈接，從而實(shí)現(xiàn)了驗(yàn)證流程的自動(dòng)化。這種新的流程消除了算法規(guī)范和HDL驗(yàn)證之間的不明確性，減少了重復(fù)工作量，并改進(jìn)了系統(tǒng)與HDL工程師之間的通訊。

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