基于FPGA的多功能數(shù)字鐘設(shè)計(jì)原理

　　現(xiàn)場可編程門陣列（Field Programmable Gate Arrays，FPGA）是一種可編程使用的信號(hào)處理器件。通過改變配置信息，用戶可對(duì)其功能進(jìn)行定義，以滿足設(shè)計(jì)需求。通過開發(fā)，F(xiàn)PGA 能夠?qū)崿F(xiàn)任何 數(shù)字器件的功能。與傳統(tǒng)數(shù)字電路相比，F(xiàn)PGA 具有可編程、高集成度、高可靠性和高速等優(yōu)點(diǎn)。

　 世界時(shí)鐘模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)

　　本設(shè)計(jì)中加入了世界時(shí)鐘模塊，能夠?qū)⒈本r(shí)間快速轉(zhuǎn)換為格林威治標(biāo)準(zhǔn)時(shí)。北京位于東八區(qū)，格林威治 位于本初子午線附近，北京時(shí)間比格林威治標(biāo)準(zhǔn)時(shí)快8小時(shí)，要完成時(shí)間轉(zhuǎn)換，需要將北京時(shí)間減去8小時(shí)，在24進(jìn)制中相當(dāng)于加16小時(shí)?；诖嗽O(shè)計(jì)加法和比 較電路。在時(shí)計(jì)數(shù)器輸出信號(hào)的基礎(chǔ)上，利用74283四位全加器將時(shí)低位加6（01102），時(shí)高位加1（0001 2）。由于74283四位全加器為16進(jìn)制，而時(shí)較器判斷計(jì)算結(jié)果是否大于9，若結(jié)果大于9，則需要在此基礎(chǔ)上繼續(xù)加6，將結(jié)果修正為十進(jìn)制，過程中產(chǎn)生 的進(jìn)位信號(hào)作為時(shí)高位的 CIN 信號(hào)；若結(jié)果小于9，則可直接輸出。第一級(jí)加法和比較電路如圖2所示。完成時(shí)低位加6，時(shí)高位加1的變換后，需要判斷變換后 的時(shí)間是否大于24.若大于24，則需要減24;若小于24，則可直接輸出。世界時(shí)間轉(zhuǎn)換流程圖如圖3所示。