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數(shù)據(jù)轉(zhuǎn)換器通常需要很少的來控制/ 狀態(tài)總線引腳來配置和監(jiān)控 JEDEC JESD204A 接口的功能特性。控制和狀態(tài)寄存器接口的詳細信息被明確排除在 JEDEC 規(guī)范的范圍之外。JESD204A 的物理層定義一個基于 SERDES 的單向點對點式差分串行協(xié)議,能夠以312.5 Mbps 到 3.125 Gbps 的速率處理自帶時鐘的 8 位/10 位編碼數(shù)據(jù)。對于位于同一塊FR-4 印刷電路板上的發(fā)射器器件(ADC 或 FPGA/ASIC)和接收器器件(DAC 或FPGA/ASIC),如果物理層的實現(xiàn)符合 JESD204A 規(guī)范,則可以保證它們在不短于 20 厘米長的銅跡線上處理速度可達 3.125 Gbps 并且信號完整。
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