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在復(fù)雜數(shù)字邏輯電路設(shè)計中，經(jīng)常會用到多個不同的時鐘信號。介紹一種通用的分頻器，可實現(xiàn)2～256之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡要介紹了FPGA器件的特點和應(yīng)用范圍。接著介紹了通用分頻器的基本原理和分類，并以分頻比為奇數(shù)7和半整數(shù)6.5的分頻器設(shè)計為例，介紹了在QuartusII開發(fā)軟件下，利用Verilog硬件描述語言來設(shè)計數(shù)字邏輯電路的過程和方法?！ ≡跀?shù)字邏輯電路設(shè)計中，分頻器是一種基本電路。我們常會遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，在同一個設(shè)計中有時要求多種形式的分頻。通常由計數(shù)器或計數(shù)器的級聯(lián)構(gòu)成各種形式的偶數(shù)分頻和奇數(shù)分頻，實現(xiàn)較為簡單。但對半整數(shù)分頻分頻實現(xiàn)較為困難。但在某些場合下，時鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時可采用小數(shù)分頻器進行分頻。
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