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FSM設(shè)計指導(dǎo)：做了一段時間邏輯，遇到復(fù)雜的時序邏輯設(shè)計時，遇到了瓶頸。于是想到了用“狀態(tài)機(jī)”進(jìn)行設(shè)計?？偨Y(jié)了一些很基礎(chǔ)的知識，與大家共享！
以 Verilog 語言為例。
?? 設(shè)計方法
FSM 分兩大類：米里型和摩爾型。
組成要素有輸入（包括復(fù)位），狀態(tài)（包括當(dāng)前狀態(tài)的操作），狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。設(shè)計FSM 的方法和技巧多種多樣，但是總結(jié)起來有兩大類：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫到一個模塊（process、block）中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫成一個模塊，將狀態(tài)的操作和判斷等寫到另一個模塊中（在Verilog 代碼中，相當(dāng)于使用兩個“always” block）。其中較好的方式是后者。其原因
如下：首先FSM 和其他設(shè)計一樣，最好使用同步時序方式設(shè)計，好處不再累述。而狀態(tài)機(jī)實現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實現(xiàn)的，是同步時序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過組合邏輯判斷實現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊（process，block）中實現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現(xiàn)設(shè)計。
以 Verilog 語言為例。
?? 設(shè)計方法
FSM 分兩大類：米里型和摩爾型。
組成要素有輸入（包括復(fù)位），狀態(tài)（包括當(dāng)前狀態(tài)的操作），狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。設(shè)計FSM 的方法和技巧多種多樣，但是總結(jié)起來有兩大類：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫到一個模塊（process、block）中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫成一個模塊，將狀態(tài)的操作和判斷等寫到另一個模塊中（在Verilog 代碼中，相當(dāng)于使用兩個“always” block）。其中較好的方式是后者。其原因
如下：首先FSM 和其他設(shè)計一樣，最好使用同步時序方式設(shè)計，好處不再累述。而狀態(tài)機(jī)實現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實現(xiàn)的，是同步時序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過組合邏輯判斷實現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊（process，block）中實現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現(xiàn)設(shè)計。
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