《Reuse methodology manual》讀書筆記：RTL編程指導(dǎo)

（轉(zhuǎn)）在《Reuse methodology manual》第五章，主要收集了一些HDL代碼的規(guī)范和指導(dǎo)。遵照這些規(guī)范或者指導(dǎo)的目的是讓你的代碼更加的具有可讀性、可修改性、可重用；這個(gè)應(yīng)該是所有語(yǔ)言所追求的；而針對(duì)HDL代碼，還要使代碼適合綜合和仿真。

注：下面所說(shuō)的不是什么金科玉律，但是如果能夠遵循的話，一定可以增加編程的效率和提高設(shè)計(jì)的質(zhì)量。

1. 一般的命名規(guī)范

原則：設(shè)計(jì)自己的命名規(guī)范，并對(duì)該規(guī)則編寫文檔；在以后的設(shè)計(jì)中也需要保持一致。

建議：

用小寫字母表示所有的信號(hào)（signal），變量（variable）和端口（port）名字；
用大寫字母表示常量（constant）和用戶自定義的類型（type）；
用有意義的名字來(lái)表示信號(hào)，端口，函數(shù)或者參數(shù)，例如ram_addr用來(lái)表示RAM address bus.
用一致的名字表示時(shí)鐘信號(hào)（clock signal）；如CLK；
用一致的名字表示復(fù)位信號(hào)（reset signal）；如RST；
低電平有效的信號(hào)，名字末尾添加”_b” 或者”_n”;如復(fù)位信號(hào)低電平有效，可表示為：rst_n;
參考如下：

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用一致的順序表示總線，如VHDL中統(tǒng)一用（x downto 0），Verilog HDL統(tǒng)一用[x:0];

合理的注釋，對(duì)VHDL來(lái)說(shuō)，在代碼中合理描述process，function，type和subtype等

為了方便閱讀，盡量保持每行不超過(guò)72個(gè)字母的長(zhǎng)度。

用縮進(jìn)的方式改善代碼的可讀性，謹(jǐn)慎使用TAB鍵縮進(jìn)，因?yàn)椴煌木庉嬈饔胁煌s進(jìn)的定義，4個(gè)或8個(gè)字符。

端口的定義順序,每行只定義一個(gè)端口，先input port，后output port；順序可以為：clk，rst，enable，other control signals，Date and address signals

參考如下：

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注：上面的端口定義中請(qǐng)注意各個(gè)端口的名稱以及常量的名稱，當(dāng)然在這里沒(méi)有詳細(xì)對(duì)每個(gè)端口進(jìn)行注釋；如果端口比較多且容易分組的時(shí)候，請(qǐng)對(duì)端口進(jìn)行分組注釋，主要的目的還是為了增加可讀性。

2. 源文件頭信息的內(nèi)容（Informational Headers）

每個(gè)源文件都應(yīng)該包含該文件的相關(guān)信息，以便讀者或者將來(lái)自己的更新，所以頭信息必須包含一下內(nèi)容：

法律聲明：保密性，版權(quán)，復(fù)制品的限制等

文件名

作者

功能描述和模塊的關(guān)鍵屬性列表

文件創(chuàng)建日期

修訂的歷史：日期，修訂者，修改的表述

頭文件參考如下：

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3.時(shí)鐘和復(fù)位信號(hào)的設(shè)計(jì)

盡量在設(shè)計(jì)中避免同時(shí)使用上升沿和下降沿觸發(fā)器，如果無(wú)法避免最好將兩種觸發(fā)器放到不同的模塊中；

避免手動(dòng)例化時(shí)鐘緩沖器，綜合工具會(huì)自己動(dòng)添加；

避免門控時(shí)鐘（Gated Clock），意思說(shuō)：時(shí)鐘信號(hào)通過(guò)一個(gè)門電路到達(dá)觸發(fā)器的時(shí)鐘輸入端口，這樣給時(shí)鐘帶來(lái)一些不確定的因素，產(chǎn)生抖動(dòng)或者延遲；

避免內(nèi)部產(chǎn)生時(shí)鐘信號(hào)，內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)會(huì)限制設(shè)計(jì)的在線測(cè)試；

跨時(shí)鐘域的數(shù)據(jù)傳輸，例如：single-bit同步器的設(shè)計(jì)，見(jiàn)下圖；

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Multiple-bit 同步器可以用可靠的握手電路或者multibit coding scheme（這個(gè)不是很懂）

4. 綜合

在設(shè)計(jì)中避免任何鎖存器的出現(xiàn)

避免組合邏輯中的反饋

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定義完整的敏感信號(hào)列表，VHDL： process（sensitive list）；Verilog：always（sensitive list）；

5. 模塊劃分（Partitioning）

一個(gè)好的模塊劃分有以下優(yōu)點(diǎn)：

更好的綜合結(jié)果

縮短編譯運(yùn)行時(shí)間

可以用簡(jiǎn)單的綜合策略來(lái)滿足時(shí)序的要求

建議：

寄存所有模塊的輸出

將相關(guān)的組合邏輯放到一個(gè)單一模塊
例如：

Bad example：

Good example：

如果兩個(gè)模塊（module）有不同的設(shè)計(jì)目標(biāo)，一個(gè)要求面積，一個(gè)要求速度，最好將這兩個(gè)模塊分開(kāi)設(shè)計(jì)，見(jiàn)下圖

杜絕在頂層設(shè)計(jì)中例化一個(gè)門級(jí)邏輯，例如：

Bad example：

Good example：

6.總結(jié)

林林總總說(shuō)了這么多，雜亂無(wú)章，內(nèi)容基本上都是從書中摘錄下來(lái)，沒(méi)有很細(xì)的地方，只說(shuō)了點(diǎn)怎么做，但是絕對(duì)沒(méi)有說(shuō)到為什么這么做。以上都是書中的經(jīng)驗(yàn)之談，話說(shuō)經(jīng)驗(yàn)還是自己經(jīng)歷了，遇到了，體會(huì)才會(huì)深刻。邊實(shí)踐邊學(xué)習(xí)，邊思考邊總結(jié)，經(jīng)驗(yàn)總會(huì)有的，體會(huì)總會(huì)有的，思想深度也會(huì)提高的。